首页> 中文期刊> 《微处理机》 >基于逻辑功效模型的数字电路延迟估算与优化

基于逻辑功效模型的数字电路延迟估算与优化

         

摘要

CMOS数字集成电路中,延迟是影响电路速度的重要参数.介绍了如何建立CMOS数字集成电路的逻辑功效模型,快速估算出延迟的时间,并且发现来源,找出缩短延迟方法,以及如何选择逻辑的级数、逻辑门类型和MOS管尺寸来对逻辑和电路优化.

著录项

相似文献

  • 中文文献
  • 外文文献
  • 专利
获取原文

客服邮箱:kefu@zhangqiaokeyan.com

京公网安备:11010802029741号 ICP备案号:京ICP备15016152号-6 六维联合信息科技 (北京) 有限公司©版权所有
  • 客服微信

  • 服务号