首页> 中文期刊>网络新媒体技术 >用Verilog HDL语言设计分频器和32位计数器

用Verilog HDL语言设计分频器和32位计数器

开具论文收录证明 >>

期刊封面封底目录下载 >>

页面导航

摘要
著录项
相似文献
相关主题

摘要

介绍一种软件实现分频器和32位计数器的设计思路.即采用大规模可编程逻辑芯片,并运用Verilog HDL语言设计出一种分频器和32位计数器.具有集成度高,模块化,设计实现简单,易于修改调试的特点.

著录项

来源
《网络新媒体技术》|2002年第6期|366-367|共2页
作者
谈艳云; 罗志强;
展开▼
作者单位

北京航空航天大学电子工程系,北京,100083;

北京航空航天大学电子工程系,北京,100083;

展开▼
原文格式 PDF
正文语种 chi
中图分类计算技术、计算机技术;
关键词
Verilog HDL 分频 32位计数器 MAX+PLUSⅡ开发环境;

相似文献

中文文献
外文文献
专利

1. 应用Verilog HDL设计等占空比奇数分频器 [J] . 徐雷 ,孙长智 . 安庆师范学院学报（自然科学版） . 2018,第004期
2. 应用Verilog HDL设计等占空比奇数分频器 [J] . 徐雷1 ,孙长智1 . 安庆师范大学学报：自然科学版 . 2018,第004期
3. 用Verilog HDL实现基于FPGA的通用分频器的设计 [J] . 罗浩 ,许艳 ,仲佳嘉 . 科技广场 . 2008,第010期
4. Verilog-HDL讲座第六讲用Verilog-HDL做CPLD设计目标板的设计和下载软件的使用 [J] . 李媛媛 ,常晓明 . 今日电子 . 2004,第1期
5. 多位格雷码计数器的Verilog HDL描述方法 [J] . 李慧静 ,刘慧文 . 电脑知识与技术 . 2009,第033期
6. 基于CPLD和Verilog HDL语言的一种线阵CCD驱动时序电路的设计 [C] . 李汉宇 ,张庆生 ,张涛 . 第三届全国光学技术交流会 . 2007
7. 用Verilog HDL语言实现的Viterbi编码及译码系统 [A] . 安军 . 2006

获取原文

客服邮箱：kefu@zhangqiaokeyan.com

京公网安备：11010802029741号 ICP备案号：京ICP备15016152号-6 六维联合信息科技 (北京) 有限公司©版权所有

客服微信
服务号