基于复合域的SM4算法FPGA设计与实现

摘要

推广和应用国密算法是加强我国信息安全的重要举措。提高密码算法的实现速度,降低其硬件实现成本,已成为实际应用中的迫切需求。该问题的解决方案之一是基于复合域的SM4算法FPGA硬件设计与实现。基于对S盒的复合域分解和电路优化,该方案降低了硬件逻辑门数;同时重构基于复合域的SM4算法硬件电路,并改进了轮常量和轮密钥的生成和存储方式,以降低硬件面积;设计了数据通信模式,以实现上位机和FPGA之间的通信,并通过数据加解密为应用提供安全支持。仿真测试和软硬件实现证实了基于复合域的SM4算法FPGA硬件实现的正确性,同时提高了算法的吞吐量。综合评测结果表明,该方案具有更小的实现面积。