退出
我的积分:
中文文献批量获取
外文文献批量获取
边计年;
清华大学计算机科学与技术系;
VITAL; VHDL路; ASIC模型; 专用集成电路; 设计;
机译:使Verilog模型与VHDL VITAL 0级模型兼容
机译:协调Asic设计中的VHDL和Verilog
机译:自动生成用于ASIC标准单元库的缺陷注入VHDL故障模型
机译:为符合VITAL的VHDL仿真推导准确的ASIC单元故障模型
机译:使用VHDL建模和FPGA实现的辐射监控系统的ASIC微控制器设计。
机译:VITAL-Bone Health:两项评估维生素D和/或omega-3脂肪酸补充剂对VITamin D和OmegA-3 TriaL(VITAL)中的骨折和骨骼健康结果影响的辅助研究的原理和设计
机译:实时Zetta与VHDL和Verilog HDL为高容量数据计算处理器的实时Zetta字节 - 单位存储ASIC SOC IP核心设计实现,如云/群/超级VLIW并行分配流水线阵列计算处理器
机译:用于逆向工程的pRC-70无线asIC的VHDL建模
机译:ASIC设计方法及ASIC设计装置
机译:ASIC的设计方法及ASIC设计装置
机译:提供具有延迟回注的嵌入式存储器的VITAL模型的方法
抱歉,该期刊暂不可订阅,敬请期待!
目前支持订阅全部北京大学中文核心(2020)期刊目录。