基于System Verilog的随机测试用例设计

摘要

对RTL级代码进行功能验证的常用方法是仿真,即使用EDA工具模拟待测设计的实际工作情况,验证待测设计的正确性。对于功能不复杂的待测设计,提出了一种基于System Verilog语言的随机测试用例设计方法,可以提高测试的完整性且具有良好的重用性。