基于FPGA的U-Net网络硬件加速系统的实现

摘要

随着深度学习的快速发展,神经网络算法被广泛应用于图像处理领域.由于硬件算力限制了神经网络的实现与应用,基于FPGA的神经网络硬件加速器相继被提出.U-Net网络作为一种特殊的卷积神经网络,在生物医学图像分割方向具有重要的意义.U-Net网络的运算瓶颈是卷积运算,采用循环展开、循环流水等硬件电路设计方法,通过提高FPGA内部硬件资源利用率增加卷积运算硬件加速器的并行度,提升硬件系统的整体运算性能.最终在Pynq-Z1异构平台上实现了卷积运算硬件加速器的设计,完成了整个U-Net网络的软硬件系统开发.试验表明,整个U-Net网络硬件加速器的运算性能提升为原来的19.690倍,是一种有效的神经网络加速方案.