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吴治庆; 杨小雪; 陶而芳;
西南交通大学信息科学与技术学院;
异步FIFO; 边沿检测; Verilog; FPGA;
机译:用于2相握手协议异步电路的多时钟,多边沿触发器的建议
机译:异步FIFO缓冲区中的硬件木马:从时钟域交叉角度看
机译:使用异步FIFO作为弹性元素的多时钟域总线体系结构。
机译:Lagrange编程神经网络用于基于TOA的本地化具有时钟异步和传感器位置不确定性
机译:使用Verilog HDL设计与验证异步FIFO的异步FIFO
机译:基于人工神经网络的psK数据通道光学性能监测 - 基于延迟抽头异步图的平衡检测参数训练。
机译:同步边沿检测方法之间的奇异时钟和同步边沿检测模式之间的奇异时钟
机译:用于在数据处理设备的第一时钟域与第二时钟域和第二时钟域之间传递数据的异步FIFO设备和方法
机译:通过基于缓冲区已满或进入FIFO的数据包结束来启动FIFO输出,最大限度地减少异步FIFO下溢和超载
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