高效异步FIFO的设计实现

摘要

异步FIFO(First In First Out)是一种先进先出的存储器件，可以实现在不同时钟域之间进行数据的传递。异步FIFO的应用场景十分广泛，不仅能满足现代国防、航天航空等领域应用的需要，还可用于数据采集和图象处理等其它方面。相比于同步集成电路设计，异步集成电路具有低功耗、高性能和便于模块化设计等优点，目前在集成电路的设计中已经被各大公司所采用。特别是异步时钟域数据之间的传输是一个重要的问题，采用异步FIFO是解决这一问题的重要手段。
　　 空/满信号的产生以及亚稳态的问题是异步FIFO设计中的两个难点。首先:空/满信号的产生，是通过比较读写地址指针来产生的，当读写地址指针相同时，FIFO无法确定处于空状态还是满状态;其次:亚稳态问题，由于读写地址处于不同的时钟域之中，比较之前需要对地址进行同步，由于地址指针是多位的，在同步过程中不可避免的会产生亚稳态的问题。
　　 针对存在的两个问题，本设计通过采用地址附加位和格雷码指针代替二进制码地址的方式进行了有效的解决，即在读写地址前增加一位附加位来判断是空状态还是满状态。在空满状态的界定时增加了保留空间(Reserve)这一参数，从而增强了FIFO的稳定性。采用格雷码指针代替二进制码地址，并且采用可配置的同步电路解决这一问题。还通过对FIFO时钟进行合理的利用，在读写控制模块不工作时，相应的时钟停止，直到开始工作时，时钟重新启动，从而满足了高效率的要求。
　　 本设计模块采用Verilog HDL代码进行编写，使用Synopsys VCS进行功能通读仿真，并用Xilinx的FPGA进行功能验证，由于本FIFO设计模块是话音处理器分合路模块的一部分，将与其他模块整合在一起，综合及布局布线采用中芯国际(SMIC)0.18μm CMOS工艺库，最终根据项目要求实现了流片。通过实际测试结果表明:该话音处理器的计算误差低于4％;在工作电压为1.8V的情况下，其平均功耗约为1.18 mW/MHz，本设计在稳定性、功耗、速度上都达到了预期的要求。

目录

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摘要

第1章 绪论

1．1 选题背景及意义

1．2 国内外异步电路设计的发展概况

1．3 异步电路的优势与问题

1．4 集成电路概述

1．4．1 集成电路技术的发展

1．4．2 专用集成电路设计流程及规范

1．5 论文的内容与结构及创新点

1．5．1 论文的主要研究内容与结构

1．5．2 设计的创新点

第2章 异步FIFO存储器

2．1 异步FIFO存储器简介

2．2 异步FIFO存储器结构

2．2．1 双端口RAM

2．2．2 读写地址

2．2．3 空／满信号的判断

2．3 格雷码指针实现的存储器

2．3．1 格雷码的编码方式

2．3．2 格雷码与二进制码之间的转换

2．3．3 格雷码计数器

2．4 格雷码的转换

2．5 本章小结

第3章 异步信号下的亚稳态问题及解决方法

3．1 多时钟域下的亚稳态问题

3．2 同步分析

3．3 异步时钟域设计中多位数据的同步

3．4 本章小结

第4章 本设计的主要思想及高效率策略

4．1 FIFO的设计结构

4．1．1 保留空间和满状态检测

4．1．2 信号同步装置

4．2 低功耗策略之时钟的暂停和重启

4．3 寄存器传输级高效策略

4．3．1 门控时钟

4．3．2 操作数隔离

4．4 本章小结

第5章 设计实现与验证分析

5．1 功能验证

5．2 逻辑综合

5．3 形式验证及静态时序

5．3 物理设计

5．4 芯片测试

5．5 本章小结

结论

参考文献

致谢

附录A 芯片测试板的PCB图