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Sharad Sinha;
新加坡南洋理工大学高性能嵌入式系统博士生中心;
FPGA; 时钟周期; TS_clk;
机译:具有时钟周期和延迟约束的数据流分区
机译:一种计算包含多时钟周期路径的半同步电路的最小时钟周期的算法
机译:时钟周期优化在多相边缘时钟电路中约束为最大阶段
机译:策略独立咖啡店所有者使用竞争优势=使用独立咖啡馆业主获得竞争优势的策略
机译:两种使用手袋气门面罩(BVM)进行通气的技术的比较:ECThenar EminenceThenar Eminence(优势手)-EC(非优势手)和Thenar Eminence(非优势手)-EC (优势手)
机译:开关二极管时钟脉冲发生器(Cpg),用于提供三个时钟周期的磁逻辑元件
机译:预制建筑结构在牵引优势和阻塞性睡眠呼吸暂停的优势中使用在最大结构中的牵引结构的应用和建模
机译:使用优势和非优势传感器的以太网供电配电系统
机译:立体显示设备和立体拍摄设备,在其中使用的优势眼判断方法和优势眼判断程序以及记录介质
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