一种面向64位DSP处理器的可重构ALU研究及设计

摘要

研究并实现了一种面向64位DSP处理器的可重构ALU,该ALU由4×4阵列的计算单元通过交叉开关互联构成,并支持32/64位定点数基本类型计算和可重构类型计算,32/40/64位浮点数基本类型计算和可重构类型计算.设计中采用复用64定点乘法器、64位左移/右移移位器等电路资源、统一定/浮点译码及计算模型等方法有效地降低了电路资源和设计复杂度.利用型号为xc6vsx315t-1ff1759的FPGA进行综合实现时,可重构ALU占用硬件资源为15 347个LUTs,时钟频率达到100 MHz.