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肖静娴; 戴亚文;
武汉理工大学理学院;
异步FIFO; 亚稳态; 格雷码; 空/满标志;
机译:Virtex-5 FPGA器件上的472MHz吞吐量异步FIFO设计
机译:应用特定的缓存设计使用基于STT-RAM的基于FPGA的软处理器的块RAM
机译:基于FPGA的32位异步微处理器控制单元-ALU的设计与实现
机译:基于FPGA的异步FIFO的研究与设计
机译:FPGA实现的异步电路中的软容错设计
机译:基于经验模态分解和神经网络的FPGA的异步电动机故障诊断
机译:用于高吞吐量NRZ同步的FpGa异步接口FIFO设计
机译:采用straintronics纳米磁体的超低功耗异步处理器和FpGa设计。
机译:将同步FPGA设计转换为异步FPGA设计
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