基于FPGA的异步FIFO的设计

摘要

简单的介绍了FPGA和异步FIFO的特点,针对在跨时钟域传递数据的系统中亚稳态的产生,采用异步FIFO(First In First Out,先进先出队列)口来缓冲传输的数据,以克服亚稳态,保证数据的正确传输.由于常规异步FIFO模块中的RAM存储器读写寻址指针常采用格雷码计数器以及"空满"控制逻辑的存在,将使通过这两个模块的信号通路延时对整个模块的工作频率造成制约.提出了一种在FPGA内实现高速异步FIFO的方法.使模块的工作频率得到一定提高.