基于折叠的DDC抽取器设计

摘要

基于FPGA利用CIC和HB滤波器实现DDC抽取器是一种高效方法,但传统设计很少考虑资源优化问题.介绍了一种基于折叠技术的资源复用设计方法,通过对运算硬件资源复用的合理控制,可以减少硬件资源开销或减小硅片面积.由折叠方程分别推导出CIC和HB的折叠实现框图,用Verilog描述了设计,经MATLAB与Modelsim联合仿真后,最终在Xilinx公司的xc4vfx20 FPGA上应用于系统.同步时钟设计,在满足低延迟等性能求下,具有耗费资源少、功耗低、稳定性高等优点.