一种125MS/s高精度准采样保持电路的设计

摘要

cqvip:本文介绍了一种基于55nm工艺的高精度采样保持器。该设计采用特定的由动态触发器构成的准采样电路,隔离了采样和保持的周期,从而避免信号抖动对后级电路的影响;并讨论了采样过程中常见的电荷注入及噪声等效应,引入特别的密勒反馈电容电路和高增益带宽积的放大器来降低这些非理想效应的影响。后仿真结果表明,该采样比较器在全范围输入1. 12MHz,采样率125MS/s时,其信噪失真比SNDR高达93dBc,完全可以满足14bi t以下的高速AD转换器的前级要求。