ZnO-Bi2O3系压敏陶瓷的导电过程与等效势垒高度

摘要

研究了ZnO-Bi2O3系压敏陶瓷等效势垒高度φeff随着归一化电压的变化规律,发现等效势垒高度φeff随着归一化电压的增加先逐渐增大,达到最大值后持续下降.由于在外加电压作用下反偏势垒高度高于正偏势垒高度,等效势垒高度φeff主要取决于反偏势垒.因此,这种变化规律说明了ZnO压敏陶瓷晶界的导电过程可能存在三个阶段.在低归一化电压区,晶界区域中的电子从正偏势垒区注入到晶界无序层的速率低于电子从晶界无序层抽出到反偏势垒区的速率,从而导致等效势垒高度随着归一化电压的增加逐渐增大.在中等归一化电压区,电子从正偏势垒区注入到晶界无序层的速率和电子从晶界无序层抽出到反偏势垒区的速率相平衡,等效势垒高度达到最大值.在高归一化电压区,电子从正偏势垒区注入到晶界无序层的速率高于电子从晶界无序层抽出到反偏势垒区的速率,等效势垒高度随着归一化电压的增加逐渐下降,直至晶界击穿.同时分析了等效势垒高度φeff对泄漏电流IL的影响,发现泄漏电流与等效势垒高度差Δφ呈指数关系.