基于FPGA的全数字扩频收发机的设计与实现

摘要

软件无线电(SDR)<'[1]>系统是利用软件方式，控制可编程硬件来更改系统参数，以便适应不同的需要。它有两个核心思想，首先是将数字化区域由接收机推广到发射机，并用数字方式实现了几乎全部的基带和中频系统。其次就是将信号处理部分，诸如：调制解调、上/下变频、滤波器设计等模块全部构建在硬件平台上用软件控制。而且随着可编程器件(如：FP6A、DSP等)性能上的飞速提升，又使以上这一切的实现变得更加便捷和简易，所以结合扩频设计技术，设计一款基于FPGA的全数字扩频收发机，便是本课题的主要研究目标。 本文将首先从扩频收发机的关键技术入手，着重介绍其理论依据。随后，基于这些理论知识以及部分专用直接序列扩频芯片的设计结构，如：Z87200，HFA3824等，确定了本扩频收发机的实现方案，并结合本方案特点设计了一套完整的硬件测试平台。它分为数字和模拟两部分，其中以Altera Cyclone Ⅱ系列FPGA芯片EP2C35F672C6作为数字部分的硬件载体。同时分别采用ADI、TI、Intersil和Minis-Cirsuits等公司的多种芯片构建模拟部分的测试平台。而后，通过使用Verilog HDL硬件描述语言对系统作了具体的软硬件实现。 最后，针对系统的特点，利用实验室现有的测试仪器，制定出具体的测试方案，对所设计的系统进行了调试和性能检验，得到了宝贵的硬件调试经验和有用的测试结论，并在此基础上给出了一种基于SOPC技术的系统实现方案，以供参考。

目录

文摘

英文文摘

论文说明：图表目录

致谢

1引言

1.1课题研究的目的与意义

1.2国内外发展现状

1.3作者在论文中的主要工作

2全数字扩频收发机的系统设计

2.1总体方案介绍

2.1.1发送端设计方案

2.1.2接收端设计方案

2.1.3外围电路设计方案

2.2扩频码字与调制方式

2.3同步机制

2.3.1载波同步方案

2.3.2采样定时同步方案

2.3.3伪码同步方案

2.4信道编解码方案

2.4.1卷积编码

2.4.2维特比译码

2.5与现行ASIC扩频方案之比较

3基于FPGA的全数字扩频收发机关键模块介绍

3.1发送端部分

3.1.1扩频发送模块的设计

3.1.2片内NCO与升余弦滤波器的设计

3.2接收端部分

3.2.1载波同步模块的设计

3.2.2采样同步模块的设计

3.2.3接收解扩模块的设计

3.3信道编解码模块

3.3.1(2.1.7)卷积编码器的设计

3.3.2 Viterbi译码器的设计

4系统测试与展望

4.1全数字扩频收发机硬件测试平台简介

4.1.1 ALTERA DE2开发板简介

4.1.2数/模转换接口电路的设计

4.1.3模/数转换接口电路的设计

4.1.4低通滤波电路的设计

4.1.5电源部分的设计

4.2模拟自环测试

4.2.1片外部分

4.2.2片内部分

4.3基于SOPC的全数字扩频收发机方案展望

4.3.1 ALTERA NiosⅡ嵌入式处理器简介

4.3.2基于SOPC的系统方案展望

5总结

参考文献

附录

作者简历

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