基于FPGA的数字中频收发信机的设计与实现

摘要

软件无线电（Software Defined Radio）是无线通信系统收发信机的发展方向，它使得通信系统的设计者可以将主要精力集中到收发机的数字处理上，而不必过多关注电路实现。在进行数字处理时，常用的方案包括现场可编程门阵列（FPGA）、数字信号处理器（DSP）和专用集成电路（ASIC）。FPGA以其相对较低的功耗和相对较低廉的成本，成为许多通信系统的首先方案。正是在这样的前提下，本课题结合软件无线电技术，研究并实现基于FPGA的数字收发信机。 本论文主要研究了发射机和接收机的结构和相关的硬件实现问题。首先，从理论上对发射机和接收机结构进行研究，找到收发信机设计中关键问题。其次，在理论上有深刻认识的基础上，以FPGA为手段，将反馈控制算法、反馈补偿算法和前馈补偿算法落实到硬件电路上。同步一直是数字通信系统中的关键问题，它也是本文的研究重点。本文在研究了已有各种同步方法的基础上，设计了一种新的同步方法和相应的接收机结构，并以硬件电路将其实现。最后，针对所设计的硬件系统，本文还进行了充分的硬件系统测试。硬件测试的各项数据结果表明系统设计方案是可行的，基本实现了数字中频收发机系统的设计要求。 本文中发射机系统是以Altera公司EP2C70F672C6为硬件平台，接收机系统以Altera公司EP2S180F1020C3为硬件平台。收发系统均是在OuartusⅡ8．0环境下，通过编写Verilog HDL代码和调用Altera IP core加以实现。在将设计方案落实到硬件电路实现之前，各种算法均使用MATLAB进行原理仿真，并在MATLAB仿真得到正确结果的基础上，使用QuartusⅡ8．0中的功能仿真工具和时序仿真工具进行了前仿真和后仿真。所有仿真结果无误后，可下载至硬件平台进行调试，通过QuartusⅡ8．0中集成的SignalTap逻辑分析仪，可以实时观察电路中各点信号的变化情况，并结合示波器和频谱仪，得到硬件测试结果。

目录

文摘

英文文摘

论文说明：图表目录

声明

致谢

1 引言

1.1 课题研究的目的和意义

1.2 论文的主要结构和作者在论文中的工作

1.2.1 论文的主要结构

1.2.2 作者在论文中的工作

2 发射机的设计与实现

2.1 发射机功能单元

2.1.1 信源比特序列的产生

2.1.2 符号映射

2.1.3 补0内插与成型滤波

2.1.4 二次内插

2.1.5 NCO产生数字本振

2.1.6 数字混频器

2.1.7 DAC输出

2.2 发射机硬件设计与FPGA实现

2.2.1 发射机设计参数

2.2.2 硬件平台

2.2.3 信息源硬件实现

2.2.4 符号映射硬件实现

2.2.5 补0内插硬件实现

2.2.6 成型滤波器硬件实现

2.2.7 二次内插硬件实现

2.2.8 混频器硬件实现

2.2.9 NCO硬件实现

3 接收机的设计与实现

3.1 接收机要解决的问题

3.1.1 接收机同步

3.1.2 实际中遇到的问题

3.1.3 解决同步问题的方法

3.2 接收机结构及同步算法

3.2.1 理想接收机结构

3.2.2 实际中采用的接收机结构

3.2.3 三种典型接收机结构及同步算法

3.3 接收机硬件设计与FPGA实现

3.3.1 接收信号参数

3.3.2 硬件平台

3.3.3 第一类接收机的FPGA实现

3.3.4 第二类接收机的FPGA实现

3.3.5 第三类接收机的FPGA实现

4 硬件测试

4.1 发射机测试

4.1.1 发射信号波形及功率谱观测1(无模拟滤波器)

4.1.2 发射信号波形及功率谱观测2(有模拟滤波器)

4.1.3 发射机参数测试1(无模拟滤波器)

4.1.4 发射机参数测试2(有模拟滤波器)

4.2 接收机测试

4.2.1 第一类接收机同步效果观测

4.2.2 第二类接收机同步效果观测

4.2.3 第三类接收机同步效果观测

4.2.4 接收机同步性能测试

4.3 测试结果

5 结论

5.1 课题总结

5.2 进一步的工作

参考文献

作者简历