基于FPGA的GLDPC译码器的实现及在二进制删除信道下的性能评估

摘要

鉴于移动和无线通信的快速增长，人们的生活发生了巨大变化。信道编码是数字通信和数据存储的核心。传统的分组码和传统码通常用于数字通信。为了接近香农信道容量的理论极限，线性分组码的长度必须增加，这又使得解码器复杂度变高，并且可能使其在物理上不可实现。强大的LDPC码接近Shannon信道容量的理论极限，解码具有可行的复杂度。
　　无线通信领域在范围和应用上都经历了惊人的增长。在噪声信道上以更可靠的方式发送和接收信息的需求已成为决定性能的重要因素。过去在纠错码领域已经有了几个主要的发展，并且已经引入了各种编码技术，所有这些技术旨在实现可靠的通信。错误纠正是重新构造传输的原始信息的能力。纠错码是用于表示比特序列的算法，从而可以基于剩余的比特来检测和纠正引入的任何错误。近年来，低密度奇偶校验码(LDPC)获得了更多的关注，并被认为是未来几年在电信和磁存储领域的重要纠错码，使用LDPC码的原因是它是允许纠正传输错误的有效信道编码。此外，使用稀疏二分图构造LDPC码。LDPC码是容量接近码，这意味着存在的实际结构允许将噪声阈值设置得非常接近理论最大值，即无记忆信道的香农极限。噪声阈值定义了信道噪声的上限，据此可以使信息丢失的概率尽可能小。使用迭代置信传播技术，LDPC码可以在时间上与其块长度线性地解码。由于它们的奇偶校验矩阵的特性与0的数量相比仅包含几个1，导致其主要优点是它们提供的性能非常接近许多不同通道和线性时间的容量复杂的解码算法。此外，它们适用于大量使用并行性的实现。GLDPC码由于具有较大的最小距离和较低的解码复杂度而具有良好的性能。因此，GLDPC码用于接收器检测和纠正接收码字中被擦除的比特。同时，作为奇偶校验矩阵的分量节点约束由汉明码H表示。此外，汉明码具有检测至少两次擦除并根据其最小距离填充至少一次擦除的能力。通过引入码字的权重和距离属性可以更好地理解检测和纠正能力的概念。同时，最小距离与纠正码字中出现的错误的能力有关。此外，二进制码字的权重或汉明权重仅仅是码字中1的个数。实际上，GLDPC码的常见假设是对于每个汉明码（分量码），都有一个处理器能够检测至少两个擦除并纠正至少一个擦除比特。实际上，检测和纠正码字中许多擦除的能力取决于所考虑的汉明码的最小距离。简言之，由于GLDPC码具有良好的最小距离，因此在检测和填充通过BEC的许多比特时也具有良好的潜力。参考GLDPC代码，Tanner图的节点同时接收来自连接VN的所有位以进行解码。即在接收器处没有控制技术的情况下，它们之间会发生严重的碰撞问题。因此，为了克服这个问题，SIC技术被应用。之所以更重要，是因为许多信号需要同时传输到接收器。而接收器的解码器将能够解码信息位的并行性。在这段时间内，SIC具有恢复所有比特的功能，以便接收机可以接收和解码所有比特。然而，GLDPC码由于一比零的数量更少而更加灵活和低复杂度，并且校验节点和变量节点更通用而不是SPC和重复作为优点。不幸的是，它们也有缺点;GLDPC码的主要缺点是编码复杂度高。此外，根据发送和接收的比特来描述BEC的模型，其中发送器将1和0的流信息比特发送到信道。接收器没有接收到比特1和0，或者接收表示在传输期间被擦除的符号e，这被称为“擦除”。此外，接收器知道发送器发送了一位，但它不知道这些位是否被擦除，它代表1或0.因为接收器需要识别在解码后通道中被擦除的比特位。因此，GLDPC解码器对于发现通过信道后擦除的这些比特有关键作用。这项工作的目的强调信道编码的重要地位，其中信息比特在被发送到信道之前需要编码，以便确保消息的机密性。另一方面，接收者需要知道发送人发送的信息。因此，GLDPC码将用于译码信息比特。这些码字在无记忆信道显示出很好的译码性能，如BEC，BSC等。
　　我的工作主要是研究在二进制删除信道下的广义低密度奇偶校验码。简单的来说，GLPPC基于FPGA的译码器有三种结构，分别是串行，并行以及混合结构。这三种基于FPGA的译码器能够反映硬件的耗损分析，译码速度，以及GLDPC码在BEC信道下的UEBR性能分析。本文所提出的GLDPC码在比特差错率和译码复杂度方面优于当前的低密度奇偶校验(LDPC)编码方案。由于所有数字信息在传输过程中都会受到噪音的影响，因此，被标准的LDPC码广义化的GLDPC码，能够对这些错误比特进行高性能的纠错。同时，GLDPC的编码仅限于一些简单的线性块分量码，诸如二进制BCH，汉明码和里德-穆勒码等。这项工作中我提出将汉明码作为GLDPC码的分量码。此类GLDPC码由于其较大的最小距离，显示出接近Shannon极限的卓越性能。
　　从标准的LDPC码构造GLDPC码已经由MATLAB完成。每个单独的位置校验节点被长度为n并与校验节点的度数相同的分量码所替代，零位置被具有和分量码大小相同的零矩阵进行替代。随后，提出了三种分量码的结构，并通过MATLAB仿真了它们在BEC信道上的GLDPC码。结果表明，并行结构适合用在高吞吐量的情况，尽管可能涉及很大的面积并且造成较高成本，并行结构也是合适的。此外，混合结构的译码器需要在硬件的使用和吞吐量之间作权衡。但是串行结构适用在不要求较高吞吐量的情况，它降低了面积消耗进而降低了成本。另外，通过使用误码率(BER)与删除概率图来评估纠错算法性能，并显示出了其优越的性能。通过MATLAB仿真得到了(10000，5000)GLDPC码，并进行结果分析，它表现出了接近香农极限的优越性能。在BER为10-6时，距离信道容量（Shannon极限）大约0.12，信道容量为0.5。我的工作主要设计了(6，3)规则的(96，48)LDPC码，具有2Gb吞吐量以及最大迭代次数为10。也即是说，这个短码被用作分量码，它将证明了使用该分量码使得GLDPC码的码长变长。结果显示，并行译码速度是混合结构的48倍，大约是串行译码器的291倍。由于每个结构的处理器要求是完全不同的，所以延迟也变得不同。例如，并行结构每个节点需要一个处理器，总共需要144个处理器，但是串行结构只需要两个处理器，混合结构也只需要32个处理器。因此，串行译码器所需的导线数量比混合解码器结构所需的导线数量少16倍，比并行解码器结构的导线数量少48倍。通常，如果需要使用通用处理器进行计算，需要在计算速度和资源消耗（如内存使用量，硅芯片，能耗等）之间进行权衡。
　　并行译码器存在着一个典型问题，并行处理器的使用虽然使得计算的速度增加，但是影响资源使用，这意味着它将需要更大的面积和接线，因此导致了较高成本。
　　同时，速度的三个主要定义取决于问题的上下文:吞吐量，延迟和时间。在FPGA中处理数据的上下文中，吞吐量指的是每个时钟周期处理的数据量。吞吐量的常用指标是每秒比特数。延迟是指数据输入和处理后的数据输出之间的时间。延迟的典型指标是时间或时钟周期。时序是指顺序元素之间的逻辑延迟。当我们说一个设计不“符合时序”时，我们意味着关键路径的延迟，即触发器之间的最大延迟（由组合延迟，时钟延迟，路由延迟，设置时序，时钟歪斜等）大于目标时钟周期。标准的时间指标是时钟周期和频率。此外，高吞吐量设计是关注稳态数据速率的设计，但不太关心任何特定数据需要通过设计传播的时间（延迟）。低延迟设计是通过最小化中间处理延迟将数据从输入传递到输出的设计。通常，低延迟设计需要并行性。时序是指设计的时钟速度。因此，串行结构的延迟是并行结构的288倍，比混合结构多48倍，参考本案例被认为是这项工作。同时，延迟参数对吞吐量有影响，因为它与解码速度成反比。意味着如果延迟变大，则吞吐量将会减少，但是如果延迟降低，则会导致吞吐量增长。而且，在用于计算吞吐量的参数中，延迟被详细描述，因为它仅根据其他参数而不同。意味着其他参数在表达式中与所有解码器结构相同。总之，当需要高吞吐量时，参考结果并行解码器结构是不错的选择，相反需要串行解码器结构。当对硬件消耗和吞吐量之间的权衡感兴趣时，考虑混合解码器结构。

目录

声明

Acknowledgement

Abstract

摘要

Notations

List of figures

List of tables

Preface

Table of Contents

1．Introduction

1．1．Background of Digital Communication Systems

1．2．Channel Coding

1．3．Erasures and Binary erasure channel

1．4．Low density parity checks codes

1．5．Thesis objectives and scope

1．6．OVERVIEW OF CHAPTERS

2．Generalized low density parity check codes

2．1．What is GLDPC code

2．2．Erasures filling by GLDPC codes

2．3 Successive Interference Cancellation

2．4 Pros and Cons

3．Decoder of GLDPC codes

3．1．Algorithm Description

3．2．Decoder structures on FPGA

3．2．1．Serial Architecture

3．2．2．Parallel Architecture

3．2．3．Hybrid Architecture

3．3． Implementation over MATLAB? Emulator

4．Performance analysis

4．1．Hardware Consumptions

4．1．1．Serial architecture complexity

4．1．2．Parallel architecture complexity

4．1．3．Hybrid architecture complexity

4．2．Decoding Speed

4．3．BER Performance analysis

5．Conclusion and future work

References

Dataset for the Master’s Thesis