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第三章FPU单元的实现与优化
5.3 Bug统计
5.5逻辑综合
徐飞;
西安电子科技大学;
机译:基于FPGA的32位浮点算术单元的设计及其VMATL代码的MATLAB验证。
机译:Coq对浮点单元的通用绕行加法器的可扩展验证
机译:使用矢量浮点单元在FPGA上实现的灵活的生物识别在线说话者验证系统
机译:使用并行性浮点单元测试浮点单元
机译:基于约束的方法来验证具有浮点数的程序。
机译:Boom Chack Boom-专业鼓手对运动抑制的多方法研究
机译:基于FpGa的32位浮点运算单元的设计及其VHDL代码的maTLaB验证
机译:关于浮点协处理器的形式验证及其与中央处理单元的组合
机译:单元设计优化程序,记录介质和单元设计优化方法
机译:浮点和定点乘法累加器之间映射的软件驱动设计优化
机译:浮点计算方法和有效地将浮点数据表示为整数的单元和具有该浮点计算方法的单元以及半导体集成电路装置
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