数字集成电路的可靠性设计

摘要

在现代科技日新月异的今天，半导体器件特征尺寸快速缩减、晶体管集成度大约每18个月翻一倍，集成电路可靠性受到越来越多的关注，尤其是NBTI诱发的老化和高能粒子辐射诱发的软错误严重影响着集成电路生命周期。负温度偏置不稳定性(NBTI)会影响电路的最大工作频率并最终导致电路出现时序违规问题，导致电路失效；而航空航天环境下的高能粒子辐射会诱发单粒子翻转(SEU)，这些软错误可能会传播到输出端使得最终结果出错，这在一些安全关键领域是绝对不能容忍的。因此对集成电路可靠性的研究势在必行，本文针对集成电路的可靠性进行了深入的探索，主要的研究内容和创新如下：
　　第一，实现了基于双模冗余和三模冗余的两种抗辐射加固结构，前者在两个同构的D触发器也即双模冗余结构(DMR-DFF)的输出端插入Muller C单元，这样可以有效阻塞SEU引发的软错误，防止软错误传播到下一级逻辑。而后者是由三个同构的D触发器外加表决器(Voter)组成的，表决器进行“三中取二”的逻辑运算，可以容忍仟何一路信号上发生的软错误。以4位乘法器为载体，完成了版图设计，并且进行SEU注入仿真和软错误敏感度分析，具体量化了这两种结构的防护效果，使得软错误率下降达到接近100％。
　　第二，本文针对NBTI诱发的老化进行了研究，主要包括老化的检测和容老化的方法。提出了一种能够检测老化并且可以随着老化程度而自适应的时序单元-ASCSE。该结构利用可配置的脉冲式锁存器，分为两种工作模式：检测老化模式和容忍老化模式。通过在脉冲期间检测跳变来检测老化，再加上负反馈机制调节延时单元，从而达到自适应老化的效果。仿真结果表明，与同类结构相比，该时序单元以较小的面积开销获得了较好的检测老化和容忍老化效果，老化检测率几乎保持100％。

目录

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第一章 绪论

1.1 概述

1.1.1 集成电路可靠性技术的研究背景

1.1.2 相关定义

1.1.3 围内外研究现状

1.2 本文的研究内容、拟解决的问题及创新之处

1.2.1 本文的研究内容

1.2.2 本文的创新点

1.3 本文的组织结构

第二章 集成电路可靠性技术概述

2.1 抗辐射加固的背景介绍

2.2 容软错误电路加固

2.3 软错误率的评估

2.4 抗辐射屏蔽

2.5 仿真工具简介

2.5.1 Cadence介绍

2.5.2 Hspice介绍

2.6 老化相关知识介绍

2.6.1 老化丰要机理-NBTI

2.6.2 检测老化和容忍老化

2.6.3 检测老化和容忍老化的经典结构

2.7 本章小结

第三章 抗辐射加固的乘法器电路设计

3.1 三模冗余及双模冗余容错结构

3.2 基于乘法器的抗辐射加固设计

3.2.1 抗辐射加固设计流程

3.2.2 SEU注入仿真

3.2.3 软错误率的计算

3.2.4 仿真结果及比较

3.3 本章小结

第四章 检测老化的自适应可配置时序单元

4.1 NBTI机理

4.2 检测老化的自适应可配置时序单元-ASCSE

4.2.1 正常工作(容忍老化)模式

4.2.2 老化检测模式

4.2.3 可配置的延时单元

4.2.4 抗老化分析

4.3 时序分析

4.3.1 最大延时约束

4.3.2 最小延时约束

4.4 仿真结果及分析

4.4.1 Hspice仿真

4.4.2 老化检测率

4.5 本章小结

第五章 总结与展望

5.1 总结

5.2 对未来工作的展望

参考文献

附录