10-bit超高速折叠插值A/D转换器架构研究与设计

摘要

在数字信号处理技术不断发展的背景之下，诸如高性能数字示波器、无线通信基站以及软件无线电等系统的数据处理速度在很大程度上越来越受制于模数转换器的转换速率。研究适用于能够在射频频段对微弱信号进行快速转换的模数转换器，对于提升上述整机系统的数据处理速度和准确度具有重大意义。高速、高精度的模数转换器逐渐成为学术界和工业界的研究热点。
　　在多种高速模数转换器之中，折叠插值模数转换器具有与全并行模数转换器相当的转换速度。同时，相比于全并行模数转换器而言，在折叠插值模数转换器中折叠技术和插值技术的运用又使得转换器中比较器数目得以减少，整体功耗和芯片面积得以降低，而其精度相比于全并行模数转换器却可以进一步提高。基于折叠插值模数转换器在实现高转换速度和高精度等方面的上述优势，本论文在架构层面对其进行了研究。首先，本论文结合传统折叠插值架构，对折叠插值模数转换器的结构特点进行了介绍，分析了折叠插值模数转换器的工作原理，讨论了折叠插值架构中各结构参数之间的约束关系。然后，在此基础之上系统地探讨了影响折叠插值模数转换器速度和精度的关键因素，研究了利用多级级联折叠技术来提高转换器精度，以及利用流水线技术来提高转换器速度的方法。最后，基于上述技术方法，完成了10-bit超高速折叠插值模数转换器的整体架构设计，采用六级折叠插值模块级联加级间流水线的结构来实现超高速、高精度的性能，并给出了架构中的关键结构参数以及设计要点。最后，利用Candence Spectre仿真平台中的Verilog-A建模语言对上述超高速架构中的各关键模块进行了行为级建模，在此基础上搭建了转换器的整体行为级模型并进行了仿真验证。同时，在预放大器模型中引入随机失调电压，考察了失调电压给转换器整体行为级模型的精度造成的影响。
　　在采样时钟频率为1GHz，输入正弦波信号频率为498.29MHz的条件下，从转换器Verilog-A行为级模型的输出信号中抽取连续的4096个样点进行离散傅里叶分析(DFT)。DFT分析结果显示，转换器模型的有效位数达到9.6bits。该结果充分表明了所设计的10-bit超高速折叠插值模数转换器架构实现的可行性。论证了在电路开销显著降低的情况下，使用级间流水和级联折叠插值等技术对于进一步提高转换器速度和精度的重要作用。

目录

声明

致谢

摘要

第一章 引言

1．1 研究背景与意义

1．2 高速模数转换器国内外研究现状

1．3 本论文的选题意义

1．4 本论文的组织结构

第二章 折叠插值模数转换器原理及非理想效应分析

2．1 折叠插值模数转换器基本原理

2．2 折叠插值模数转换器主要性能指标

2．3 折叠电路及插值电路

2．3．1 折叠电路结构及功能

2．3．2 插值电路结构及功能

2．4 折叠插值模数转换器结构参数选择

2．5 非理想因素分析

2．5．1 倍频效应

2．5．2 量化通道信号延迟

2．5．3 折叠波形非线性

2．5．4 级间增益不足

2．5．5 插值信号延迟

2．5．6 失配和失调

第三章 超高速折叠插值架构设计

3．1 级联折叠技术

3．1．1 级联折叠概述

3．1．2 级联折叠实现方法

3．2 级间流水线技术

3．2．1 流水线技术概述

3．2．2 基于级间流水线的级联折叠结构

3．3 前后级联合编码

3．3．1 传统架构中粗量化通道

3．3．2 前后级联合编码的实现方法

3．4 10-bit超高速折叠插值模数转换器架构设计

3．4．1 整体架构概述

3．4．2 折叠系数和插值系数的选择

3．4．3 折叠插值级数选择

3．4．4 预放大器数日以及各级折叠器数目选择

3．4．5 级间流水线的设计

3．5 与传统架构的比较

第四章 超高速ADC行为级建模及仿真

4．1 基于Verilog-A的行为级建模方法

4．2 预放大器建模及仿真

4．2．1 预放大器设计分析

4．2．2 预放大器的行为级模型及仿真结果

4．2．3 预放大器输入端随机失调电压

4．3 折叠器建模及仿真结果

4．4 级间采样保持电路建模及仿真

4．4．1 级间采样保持电路设计分析

4．4．2 级间采样保持电路行为级建模及仿真

4．5 比较器建模分析

4．5．1 比较器设计分析

4．5．2 比较器建模及仿真

4．6 10-bit超高速折叠插值ADC架构模型仿真

4．6．1 插值电路和各级折叠器仿真结果

4．6．2 理想模型的动态性能测试

4．6．3 带有失调电压模型的动态性能测试

第五章 总结与展望

5．1 总结

5．2 展望

参考文献

攻读硕士学位期间的学术活动及成果情况