提高处理器内存存取效率的架构实现及验证

目录

声明

1 绪论

1.1 课题背景

1.2 相关研究工作现状

1.3 论文的内容安排

2 基于AXI3 总线的整体架构方案

2.1 SoC片上总线 片上总线

2.2 AXI3 总线协议

2.2.1 AXI总线的优势

2.2.2 双向握手机制

2.2.3 AXI总线读/写数据过程

2.3 本文总线架构设计

2.4 本文总线架构接口描述

2.5 本章小结

3 基于Verilog 语言的硬件实现

3.1 总线复位保护

3.1.1 复位保护模块典型时序

3.1.2 AXI总线复位保护：计数器控制逻辑

3.1.3 阻塞s_wready 设计

3.2 总线跨时钟域设计

3.3 总线位宽转换设计

3.4 总线桥设计

3.5 描述符区域单独划分

3.6 BURST传输拆分

3.7 PARTIAL设计

3.8 PARTIAL路径与正常处理器路径的仲裁器

3.9 两条路径到 DRAM的仲裁器

3.10 本章小结

4 基于UVM 的仿真验证及分析

4.1 UVM验证方法学简介

4.2 基于 UVM验证平台的测试用例

4.3 基于 UVM仿真波形的分析

4.3.1 AXI总线复位保护功能验证

4.3.2 AXI总线跨时钟域功能验证

4.3.3 AXI总线位宽转换功能验证

4.3.4 AXI总线桥功能验证

4.3.5 描述符功能验证

4.3.6 PARTIAL 功能验证

4.3.7 direct mem路径突发拆分传输功能验证

4.4 本章小结

5 基于FPGA的性能测试

5.1 FPGA简介

5.2 基于 FPGA进行性能测试分析

5.3 本章小结

6 总结与展望

6.1 总结

6.2 展望

致 谢

参考文献