摘要
Abstract
符号说明
第一章 引言
1.1 课题背景
1.2 课题的市场价值
1.3 本论文的主要内容
第二章 IC 后端设计介绍
2.1 前端设计主要步骤简介
2.2 后端设计主要步骤介绍
2.2.1 可测性设计（DFT）
2.2.2 形式验证（FM）
2.2.3 布局规划(Floorplan)
2.2.4 物理综合(Physical Synthesis)
2.2.5 时钟树(Clock Tree)
2.2.6 功耗分析(Power)
2.2.7 寄生参数提取(RC extraction)
2.2.8 时序收敛(Timing closure)
2.2.9 信号完整性的挑战(Signal Integrity)
2.2.10 可制造性设计、面向良率的设计(DFM/DFY)
2.2.11 物理验证(PV)
第三章 基于65 纳米工艺的 ARM9 核的后端物理实现
3.1 课题 ARM9 核设计流程和目标
3.1.1 ARM9 核设计流程
3.1.2 ARM9 核设计目标
3.2 可测性设计
3.2.1 ARM9 可测性设计模式的配置
3.2.2 ARM9 核 Scan 电路的插入及其仿真
3.2.3 ARM9 核 MBist 电路的插入及其仿真
3.2.4 DFT 测试电路造成的额外开销分析
3.2.5 DFT 的时序约束文件的产生
3.3 布局规划
3.3.1 ARM9 核的布局规划尝试
3.3.2 65 纳米工艺下 ARM9 核布局规划的特殊考量
3.3.3 ARM9 核的布局规划结果分析
3.4 物理综合
3.4.1 ICC 工具的简介
3.4.2 ARM9 核的 ICC 物理综合及其结果分析
3.4.3 65 纳米工艺漏电流问题在物理综合时的优化
3.5 时钟树综合
3.5.1 ARM9 时钟结构
3.5.2 ARM9 核时钟树的形成及其结果分析
3.5.3 65 纳米下时钟树性能指标的选择讨论
3.6 寄生参数提取
3.6.1 65 纳米工艺寄生参数的复杂性
3.6.2 ARM9 实验采用寄生参数提取流程
3.7 功耗分析
3.7.1 ARM9 核电源网络功耗分析流程
3.7.2 ARM9 核电源网络功耗分析
3.8 时序收敛
3.8.1 ARM9 核的时序收敛流程
3.8.2 ARM9 核的时序收敛报告
3.8.3 65 纳米工艺下时序收敛流程以及设计余量的讨论
3.9 形式验证
3.9.1 ARM9 核后端设计的形式验证
3.9.2 ARM9 核后端设计中形式验证的等价方法
3.10 物理验证
3.10.1 ARM9 DRC 验证
3.10.2 ARM9 LVS 验证
第四章 65 纳米工艺下 ARM9 核后端设计的挑战
4.1 信号完整性
4.1.1 信号完整性的现象
4.1.2 ARM9 核信号完整性问题防治方法
4.1.3 ARM9 核与外界的信号完整性防治
4.1.4 ARM9 核内部的信号完整性预防措施
4.1.5 ARM9 核内部的信号完整性修正方法
4.2 可制造性设计、面向良率的设计
4.2.1 DFM/DFY 优化的必要性
4.2.2 ARM9 核 DFM/DFY 优化
4.2.3 DFM/DFY 后良率提升研究
第五章 65 纳米工艺与90 纳米工艺的比较
5.1 比较的前提
5.2 比较的结果及其分析
第六章 结论
参考文献
附录 A. DFT Complier 插入 Scan 电路脚本
附录 B. MbistArchitecture 插入 Mbist 电路脚本
附录 C. ICC 漏电流优化脚本
附录 D. RedHawk 功耗分析脚本
附录 E. PTSI 时序分析分析脚本
致谢
攻读硕士研究生期间所发表的学术论文
上海交通大学;
