闪存器件尺寸缩小与工艺整合改进研究

摘要

半导体闪存器件和MOS场效应管一样都是当今电子系统不可缺少的组成部分。基于市场竞争，不断提高产品的性能/价格比是微电子技术发展的动力。缩小器件特征尺寸从而提高集成度是提高产品性能/价格比最有效手段之一。然而，半导体闪存特征尺寸的缩小却远远落后于CMOS逻辑器件特征尺寸的缩小。例如，闪寸器件的等效栅氧化层厚度仍然大于10纳米。此外，闪存器件的操作电压仍然高于lOV，这也远远高于CMOS逻辑器件的操作电压1V或更低。 本论文的工作背景为正值公司开发0.18微米闪存器件期间，在开发过程中，可靠性和量率上都面临突破一些闪存特征尺寸的缩小所带来的问题。本论文分析并解决了其中一部分问题，而这些问题的解决几乎都与耦合隧穿氧化薄膜工艺的优化有关。 本论文的主要研究方法为用理论来指导实践，从原理公式推导了半导体闪存特征尺寸缩小的指导方向为：耦合隧穿氧化薄膜厚度的降低。而耦合隧穿氧化薄膜厚度的降低也正成为阻碍半导体闪存特征尺寸缩小的瓶颈。在实践中，将具体实验工作放在耦合隧穿氧化薄膜的工艺优化上，并取得了一定的进展和成果。 论文内容上，首先讨论了半导体闪存的发展、基本的工作原理以及半导体闪存特征尺寸缩小化遇到的关键挑战。然后从原理上详细论述了半导体闪存器件的编程和擦写模型以及从模型出发得出耦合隧穿氧化薄膜厚度的降低是半导体闪存特征尺寸缩小化的指导方向。 在实验工作部分，通过理论分析结合实验对N20快速热退火工艺做了两部分的优化。首先是对N20快速热退火工艺本身进行优化，在原有退火工艺上再加一步氧气或者氮气氛围下的二次退火，以保证N搀杂的浓度和分布更为合理，使得氮元素对于Si/Si02界面的影响得到改善，从而在保证良率的前提下，达到更高的耐久性，实验结果表明在新的退火工艺下，105次擦除/编程循环后的阈值电压变化控制在10﹪以内；然后是引进ISSG退火的可控生长特性对隧穿氧化薄膜做厚度补偿以达到薄膜的平坦化，其改善结果体现在：49点数值的标准偏差从0.25纳米降到了O.04纳米，从而提高了wholewafer的量率。

目录

文摘

英文文摘

论文独创性声明及论文使用授权声明

第一章引言

1.1非易失性半导体存储器技术的发展

1.1.1从ROM到EPROM

1.1.2从EPROM到EEPROM

1.1.3从EEPROM到Flash Memory

1.2闪存芯片制造

1.3闪存芯片测试

1.4闪存器件工艺中存在的问题及解决途径

第二章闪存器件的结构和工作原理

2.1闪存器件的编程

2.1.1热电子注入

2.1.2热电子注入模型研究

2.2闪存器件的数据保持

2.3闪存器件的擦除

2.3.1 F-N电子隧穿模型研究

2.3.2浮栅电位

2.3半导体闪存器件的尺寸缩小

第三章耦合氧化层氮掺杂工艺的改进研究

3.1氧化层氮掺杂工艺简介

3.2氧化层俘获电荷简介

3.2.1束缚电荷的产生与分类

3.2.2捕获电荷对器件性能的影响

3.3 NO热生长SiON薄膜工艺研究

3.4隧穿氧化层N2O快速热退火工艺优化

3.4.1 N2O快速热退火氮掺杂工艺简介

3.4.2 N2O快速热退火氮掺杂工艺改进

第四章高温氧化物沉积隧穿薄膜及均匀性研究

4.1高温氧化物沉积(HTO)薄膜工艺简介

4.2隧穿薄膜厚度波动现象分析

4.3利用ISSG退火改善HTO沉积薄膜的均匀性

第五章结论

参考文献