声明
1 绪论
1.1 研究背景与意义
1.2 国内外研究现状
1.3 研究内容
1.4 本文组织结构
2 相关技术介绍
2.1 开发技术介绍
2.2 开发工具介绍
2.3 本章小结
3 需求分析
3.1 需求概述
3.2 功能需求分析
3.3 非功能需求分析
3.4 本章小结
4 Verilog HDL建模与生成工具设计
4.1 设计目标
4.2 架构设计
4.3 功能模块设计
4.4 模型的建立与验证总体设计
4.5 数据存储管理
4.6 相关工作对比
4.7 本章小结
5 Verilog HDL建模与生成工具实现
5.1 工具实现
5.2 关键技术
5.3 本章小结
6 工具测试
6.1 功能测试
6.2 实例分析
6.3 本章小结
结论
参考文献
致谢
大连理工大学;