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第一章前言
1.1设计背景
1.2本文的结构
1.3 ADC性能指标
1.3.1精度(Resolution)
1.3.2非线性(Nonlinearity)
1.3.3信噪比(SNR)
1.3.4信号对噪声加失真的比(SNDR)
1.3.5动态范围(Dynamic Range)
1.3.6无杂散动态范围(SFDR)
1.3.7输入带宽(Input Bandwidth)
1.3.8输入信号摆幅(Input Signal Swing)
第二章高速ADC的原理和各种结构的比较
2.1高速ADC的一般结构
2.2闪烁型(Flash)ADC
2.3折叠型(Folding)/内插法(Interpolating)ADC
2.3.1折叠型ADC
2.3.2插补技术(Interpolating)
2.4两步(Two-Step)ADC和子区型(Subranging)ADC
2.4.1两步ADC
2.4.2子区型ADC
2.5流水线型(pipeline)ADC
2.5.1流水线ADC精度和速度的优势
2.5.2流水线中MDAC的实现
第三章每级1.5位流水线ADC系统建模
3.1每级1.5位流水线ADC的理想系统的实现
3.1.1流水线一级的Matlab实现
3.1.2每级1.5位流水线系统功能的验证
3.2非理想因素对每级1.5位流水线ADC系统的影响
3.3噪声(Noise)
3.3.1量化噪声
3.3.2热噪声
3.3.3系统仿真确定各级采样电容的大小
3.4比较器的失调误差(Comparator Offset)
3.5余数放大器的增益误差(Residue Amplifier Gain Error)
3.5.1余数放大器的误差对系统性能的影响
3.5.2静态的增益误差
3.5.3动态的增益误差
3.5.4数字校准技术
第四章每级1.5位,50兆流水线ADC的电路实现
4.1每级1.5位,50M流水线ADC的电路级模块划分
4.2比较器电路
4.2.1比较器电路结构的比较和选择
4.2.2基于锁存器的比较器电路
4.3开关电容放大器
4.3.1采样保持电路
4.3.2余数放大器
4.4数模转换模块
4.5时钟产生电路
4.6数字逻辑电路
4.6.1锁存器电路
4.6.2数字矫正逻辑电路
第五章提高系统性能的关键技术
5.1主要采用的技术
5.2采样开关的改进
5.2.1固定栅极和源极电压的采样开关
5.2.2设计时考虑的一些问题
5.3下极板采样技术
5.3.1电荷注入效应
5.3.2下极板采样技术
5.3.3消除比较器的反馈噪声
第六章版图和晶体管级仿真结果
6.1版图需要考虑的一些基本问题
6.1.1噪声的隔离
6.1.2匹配问题
6.2电路的布局和最后的版图
6.3仿真方法和结果
6.3.1仿真注意的问题
6.3.2仿真结果
第七章总结和展望
7.1总结
7.2展望
参考文献
发表论文和科研情况说明
致谢