RS与卷积级联的编解码FPGA实现

摘要

数字通信系统中，信道受到多种类型噪声的影响，信息在传输过程中会出现错误。为提高系统传输的可靠性，除了扩展带宽、增加发射功率和降低系统噪声等方法外，纠错编码也是常用技术。
　　 在编码过程中，卷积码充分利用了各组之间的相关性，RS码是一种多进制的BCH码，以这两种编码组成的级联码对于突发错误和随机错误具有优良的纠错性能。目前该类型的级联码已经运用于广泛运用于卫星通信、数字电视(DVB)和移动通信等通信系统中。
　　 结合课题需要，本文设计了以RS编解码、卷积编码、Viterbi译码、加码、解扰、组帧和帧同步检测共同组成的编解码方案。其主要工作如下：
　　 1、讨论了卷积码的表示方法、特点，分析了卷积码的约束长度和Viterbi译码的回溯深度对误码率的影响。针对Viterbi译码器中比选模块、幸存路径管理，研究了寄存器交换法。
　　 2、讨论了RS码的编解码算法后，分析了RS(255,223)和卷积码的级联码在高斯信道下的性能。针对RS译码器中错误位置多项式计算，研究了BM算法，分别以钱搜索法和福尼算法计算错误位置和错误值。
　　 3、结合项目需求和Viterbi译码器特点，在开窗检测法基础上，提出一种帧同步检测算法。
　　 4、研究了RS编解码、卷积编码、Viterbi译码、并行扰码、解扰、组帧和帧同步检测的FPGA实现，对系统的解码器进行了性能仿真与分析，且对特殊的突发错误和随机错误完成了单板测试与性能分析。

目录

文摘

英文文摘

声明

第一章 绪论

1.1课题背景及研究意义

1.2国内外研究现状及发展态势

1.3本文主要工作与组织结构

第二章卷积与RS码编解码原理

2.1卷积码

2.1.1卷积码基础

2.1.2卷积码编码

2.1.3 Viterbi译码算法

2.2 RS码

2.2.1 RS码基础

2.2.2 RS码编码

2.2.3 RS码译码算法

2.3性能仿真

2.3.1卷积码性能仿真与参数选择

2.3.2 RS与卷积码级联的性能仿真

2.4小结

第三章主要模块设计及FPGA实现

3.1系统总体设计与模块划分

3.2 Viterbi译码的FPGA实现

3.2.1总体设计与模块划分

3.2.2分支量度计算模块

3.2.3加比选模块(ACSU)

3.2.4幸存路径管理模块

3.2.5最小PM路径查找模块

3.2.6 Viterbi译码模块功能仿真

3.3 RS码编码的FPGA实现

3.3.1有限域GF(28)上的元素计算

3.3.2 RS(255，223)编码实现

3.4 RS码译码的FPGA实现

3.4.1 RS(255，223)译码总体设计与模块划分

3.4.2 RS(255，223)码伴随式计算模块

3.4.3错误位置多项式计算模块

3.4.4钱(Chien)搜索和福尼(Forney)算法

3.4.5 RS(255,223)译码器功能仿真

3.5帧同步检测的设计与实现

3.6并行扰码与解扰的设计与实现

3.7小结

第四章系统的FPGA实现与测试

4.1 FPGA设计及软硬件平台简介

4.2解码器性能仿真与分析

4.3单板测试与分析

4.3.1仿真条件

4.3.2仿真结果与分析

4.3.3资源耗用与时序分析

4.3.4 Chipscope测试

4.4小结

第五章总结与展望

致谢

参考文献

攻读硕士期间取得的成果