基于ESL设计的AVS解码器SoC设计与帧内预测硬件实现

摘要

随着SoC(System on Chip)系统设计复杂度的不断提高，设计前期在系统级别进行软硬件划分对SoC 各方面性能的影响日趋增加，迫切需要高效快速性能分析和验证方法学。SoC 是软硬件混和的系统，需要对其进行软硬件协同仿真和验证，目前RTL 级别的设计方法中软硬件协同仿真在整个设计周期的中后期才开始进行，不利于尽早发现设计中的瓶颈。先进的视频解码SoC 系统需要在设计前期在系统级别进行软硬件规划，同时在迫切需要高效的性能分析和验证方法平台对算法从架构层次上优化性能。 本文将先进的电子系统级设计方法学（Electronic System LevelDesign Methodology，ESL）引入SoC 视频解码系统的设计中，在ARM的ESL 设计平台SoC Designer 上分析了AVS 视频解码系统的算法瓶颈，确定了软硬划分的方案。仔细分析和研究了AVS 视频解码器中帧内预测算法，采用可重构的设计方法对帧内预测算法提出了合理的硬件加速结构，在此基础上建立了周期精确的帧内预测模型，并在ESL 平台上进行了软硬协同仿真，分析了模型的加速性能，结果表明模型功能正确，并可以大大加快AVS 解码的仿真速度。最后利用Verilog-HDL 语言对该模型进行了硬件实现，并在FPGA 上综合，分析了硬件的性能。最终建立起的基于ESL的AVS 软硬协同仿真的SoC 平台证明利用ESL 进行系统设计可以在系统设计早期进行系统性能评估，有效提高软硬仿真验证速度。