基于RTL-Compiler+Encounter-GPS的集成电路低功耗的研究及应用

摘要

功耗优化是现代VLSI设计的关键技术。以前工C设计者主要关注速度、面积、成本、可靠性，其次才是功耗。而进入SOC时代，功耗成为了集成电路设计中越来越重要的一个考虑因素，如何降低功耗又是SOC面临的艰巨任务之一。本文从理论上分析了功耗的来源，并提出了有针对性的优化方案。主要研究了IC的后端设计阶段的低功耗技术，并通过Cadence的工具RTL-Compiler和SOC—Encounter来实现其应用，大大降低了功率的消耗。

目录

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摘要

第一章 绪论

1.1低功耗研究的背景

1.2研究工作的主要内容

1.3论文各部分的主要内容

1.4集成电路低功耗设计的主要技术

1.4.1工艺级低功耗设计和优化技术

1.4.2版图级低功耗设计和优化技术

1.4.3门级低功耗技术

1.4.4 RTL级低功耗技术

1.4.5系统级设计低功耗方法

1.4.6小结

第二章 CMOS电路的功耗分析

2.1概述

2.2静态功耗分析

2.3静态功耗优化

2.3.1概述

2.3.2工具对泄漏功率的计算

2.3.3优化方法

2.4动态功耗分析

2.4.1开关功耗

2.4.2短路电流功耗

2.5动态功耗优化

2.5.1概述

2.5.2器件电容和负载电容的计算

2.5.3优化方法

第三章 RTL-Compiler的低功耗实现

3.1 RTL-Compiler介绍及低功耗工作流程

3.2功耗相关的库文件信息

3.3门控时钟(C1ock-gating)技术

3.4操作数隔离

3.5双阈值电压

3.6 工艺映射

3.7一组对比实验

3.8 RTL-Compiler功率优化小结

第四章 Encounter-GPS的低功耗实现

4.1 Encounter-GPS介绍

4.2多电压域(MSV)设计

4.2.1版图规划

4.2.2多电压域设计

4.2.3多电压域设计中的特殊单元

4.2.4功率门控

4.2.5衬底偏置

4.3时钟树综合

4.4布局布线

4.5低功耗优化

4.6实验及结论

第五章 总结与展望

参考文献

致谢

附录1RTL-Compiler低功耗流程脚本

附录2Encounter-GPS流程脚本