数字集成电路可测试性设计研究与应用

摘要

随着深亚微米技术的应用，芯片的集成度大幅提高，但另一方面工艺制造过程中产生缺陷的概率也随之提高。因此找出一种能够检测出这些缺陷的方法就变得极为重要，可测试性技术应运而生。可测试性设计技术的难点在于时序电路，扫描设计方案可以较好地解决这个难题。随着时序单元的增多，自适应的扫描方案也逐渐被采用。各种类型的嵌入式存储器大量集成于数字芯片中，由于芯片端口的限制，直接测试这些存储器非常困难。本文在明确上述问题的基础上对数字集成电路可测试性设计进行了深入的研究，所提出的设计方法在MAC(Media Access Controller)芯片和EPA(Ethernet for Plant Automation)芯片中进行了应用。
　　 本文详细论述了时序电路中扫描设计和自适应扫描设计的流程。自适应的扫描压缩方法在保证故障覆盖率的前提下，能够数十倍的减少测试矢量，进而减少测试所需时间，最终降低芯片成本。本文在MAC和EPA芯片的设计中分别应用了扫描设计和自适应扫描设计，然后对面积和测试矢量加载的时间进行了评估。
　　 在存储器的测试方面，本文先详细描述了单端口和双端口SRAM(static Random AccessMemory)的特性，之后介绍了SRAM中常用的功能故障模型，最后分别给出了单端口和双端口存储器内建自测试(Memory Built—In Self—Test，MBIST)的测试策略。对于面向字的存储器，它的测试方案可从面向位的存储器测试方法直接扩展而来，只需选择合适的背景数据，本文对此做了详细的论述。
　　 可测试性芯片样片的扫描功能测试如果利用ATE(Automatic Test Equipment)进行，所需费用是巨大的。本文提出了一种适用于样片测试的测试平台，并详细论述了扫描功能的测试方法。
　　 可测试性设计功能的测试结果表明本文中所述方法是可行的。
　　 本文中的创新点包括：1、研究了单端口和双端口SRAM以及Register file的特性，提出了针对于面向字的单端口和双端口SRAM和的Register file测试策略。2、针对于具有可测试性功能的芯片样片来说，提出了一种性价比极高的测试方案，搭建了测试平台。

目录

文摘

英文文摘

论文说明：缩略词表

声明

致谢

1 绪论

1.1 课题背景及意义

1.2 可测试性设计位于数字集成电路流程中的位置

1.3 本论文的主要工作

1.4 论文的组织结构

2 MAC和EPA芯片的扫描测试方案

2.1 芯片介绍

2.1.1 MAC芯片

2.1.2 EPA芯片

2.2 MAC芯片SCAN设计

2.2.1 扫描测试简介及DFT Compiler插入扫描链的流程

2.2.2 TetraMAX自动生成测试矢量的流程

2.2.3 STIL(Standard Test Inteface Language)标准测试接口语言简介

2.2.4 测试矢量验证(Test Pattern Validation)

2.3 EPA芯片Adaptive Scan设计

2.3.1 DFT Compile中的Adaptive Scan自适应扫描技术

2.3.2 Tetramax针对于Adaptive Scan的ATPG流程

2.3.3测试矢量验证(Pattern Validation)

2.4 本章小结

3 MAC和EPA芯片的存储器内建自测试

3.1 单端口和双端口SRAM中的故障

3.2 SRAM的测试算法

3.3 面向字的SRAM背景数据值

3.3.1 MAC芯片MBIST设计中SRAMs背景数据值

3.3.2 EPA芯片MBIST设计中SRAM背景数据值

3.4 March SRD+测试算法

3.5 March s2PF-和March d2PF-算法

3.6 MAC和EPA芯片中存储器所采用的测试算法

3.6.1 MAC芯片中存储器的测试算法

3.6.2 EPA芯片中存储器的测试算法

3.7 本章小结

4 可测试性设计的芯片测试与分析

4.1 MAC扫描功能测试方法及结果

4.1.1测试平台

4.1.2芯片扫描功能测试结果

4.2 EPA自适应扫描(Adaptive Scan)测试方法及结果

4.2.1测试平台

4.2.2芯片扫描功能测试结果

4.3 MAC芯片存储器内建自测试测试方法及结果

4.4 EPA芯片存储器内建自测试测试方法及结果

4.5 本章小结

5 总结及展望

5.1 总结

5.2 展望

参考文献

作者简历及在学期间所取得的科研成果