异步流水线关键技术研究

摘要

随着集成电路技术的发展，电子设备越来越小，而此类设备需要工作时间越来越长，这就要求此类设备所具有的功耗越来越小，尤其是在一些特殊领域当中，如：人体可穿戴设备，人体医疗电子，楼宇检测等。同时随着CMOS芯片设计集成度和芯片工作频率越来越高，功耗已成为数字集成电路芯片设计发展的主要制约因素之一。传统数字电路是以同步电路构架为主流的设计，芯片全局时钟的布局布线需要考虑的问题急剧增多，时钟功耗越来越大。异步电路所具有的低功耗，高性能，自适应，抗干扰性能强等优点为低功耗研究人员所重视。异步流水线结构广泛应用于异步数字系统，由此异步流水线的低功耗设计成为研究的重点。
　　论文主要工作围绕低功耗异步电路流水线关键技术展开探索，主要工作包括：低功耗异步 C单元设计，低功耗异步流水线结构研究，以及基于异步流水线的低功耗 FIFO设计和低功耗异步加法器设计。
　　首先，论文提出了一种新型具有状态保持功能的功控低功耗 C单元，采用高阈值NMOS管作为功控开关，减小 C单元休眠期间的漏功耗，并利用交叉耦合的高阈值反相器构成数据保持单元，在休眠状态时能够保持数据状态，版图后仿真结果表明：与 Muller C单元相比，其漏功耗下降86.6％，动态功耗下降7.6%。适用于采用基于功控技术的低功耗异步电路应用中。
　　然后，论文提出了基于低功耗状态可保持 C单元和门控传输门锁存器的功控低功耗异步流水线结构。所提出的异步流水线结构不尽具有显著的低功耗特性，并且流水线休眠期间具有保存数据功能。使用 HSPICE对采用所提出的低功耗异步流水线结构的FIFO进行仿真试验，结果显示，所提出的低功耗异步FIFO具有正确的逻辑功能，且动态功耗相对于使用传统锁存器异步 FIFO降低了57.9%，静态功耗降低了75.6%，相对于传输门型异步 FIFO动态功耗降低了47.5%，静态功耗降低了36.1%。
　　最后，本文提出了一种新的低功耗异步流水线 Kogge-stone加法器，该加法器使用上述低功耗异步流水线结构，HSPICE仿真实验结果显示，所提出的低功耗异步加法器相对于采用传统锁存器的异步流水线加法器，其动态功耗减少了45.6%，静态功耗减小了37.5%，相对于采用传输门的异步流水线加法器在动态功耗方面减少了4%，静态功耗减小了27.7%。

目录

声明

引言

1绪论

1.1课题研究的背景及意义

1.2国内外研究现状

1.3本文研究内容与结构安排

2异步电路流水线控制通路简介

2.1异步集成电路握手协议

2.2 CMOS数字异步集成电路编码方式

2.3 CMOS数字异步集成电路关键单元

2.4本章小结

3异步电路低功耗C单元设计

3.1 CMOS集成电路功耗分类

3.2 CMOS集成电路功耗减小技术

3.3两种低功耗C单元设计

3.4本章小结

4低功耗异步流水线电路设计

4.1异步流水线设计

4.2状态可保持的功控异步流水线设计

4.3本章小结

5低功耗异步加法器设计

5.1加法器基础

5.2 Kogge-stone加法器

5.3低功耗异步8位Kogge-stone加法器设计

5.4本章小结

6总结与展望

6.1本文工作总结

6.2今后工作展望

参考文献

在 学 研 究 成 果

致谢