基于FPGA的DVB-T单频网时间同步系统的设计

摘要

本论文首先介绍并讨论了DVB-T单频网的时间同步原理，对其中的一些关键问题做了详细的分析，在此基础上提出了一种基于FPGA的DVB-T单频网时间同步的硬件设计方案，即位于MPEG-2系统层复用器之后的单频网适配器和发射台调制前端的同步系统的FPGA设计。 根据DVB-T单频网适配器实现的功能，本文提出了它的系统设计框图，将其划分为若干模块。在对每一个模块的设计要点做了详细说明之后，采用Verilog语言编写各模块逻辑代码，在Altera公司的QuartusⅡ5.0集成开发环境下，基于Altera公司Stratix系列FPGA对各模块及整个单频网适配器进行了仿真。仿真结果表明该设计能够正确地以周期或非周期的方式向TS流中插入包含各种参数的兆帧初始化包(MIP)。对位于发射台的同步系统，本文同样给出了设计框图。对其仿真后的结果表明，该设计可以正确计算出发射时间和延迟时间，并进行正确的延迟。为了进一步验证本文中提出的设计方案，本文采用延迟模块来模拟节目分配网络，针对两个发射台时间同步的情况对DVB-T单频网适配器和同步系统进行了联合仿真。这样的方法在不影响模块功能的前提下简化了对结果的分析。仿真结果表明，本论文提出的设计方案正确可行。 本文中的设计并不强调面面俱到，而是紧紧围绕单频网适配器和同步系统实现时间同步的核心功能进行，目的在于对基于FPGA的设计方案的可行性进行验证。尽管如此，本文中的设计仍然可以作为产品原型，在此基础上可以非常方便地进行升级。从应用来讲，本文的研究具有巨大的市场价值。

目录

文摘

英文文摘

独创性说明及关于论文使用授权的说明

第一章引言

1.1数字电视地面传输标准与单频网

1.2用于单频网同步的产品

1.3选题依据与论文结构

第二章DVB-T单频网的同步原理

2.1 DVB-T单频网的结构

2.2 DVB-T单频网的同步原理

2.2.1比特同步

2.2.2频率同步

2.2.3时间同步

第三章开发平台和开发工具

3.1 Stratix系列 FPGA

3.2 Quartus Ⅱ开发工具

3.3 Verilog HDL

第四章DVB-T单频网适配器的设计与实现

4.1 DVB-T单频网适配器的设计

4.1.1 DVB-T单频网适配器模块的划分

4.1.2 STS产生模块

4.1.3空包产生模块

4.1.4输入接口模块

4.1.5 TS流缓冲模块

4.1.6MIP产生模块

4.1.7 SPI信号产生模块

4.1.8pointer产生模块

4.1.9输出控制模块

4.1.1 0 PCR校正

4.2 DVB-T单频网适配器的实现

4.2.1文件的建立

4.2.2工作环境的设置

4.2.3设计的实现和仿真结果

第五章DVB-T单频网同步系统的设计与实现

5.1 DVB-T单频网同步系统的设计

5.1.1MI P检测

5.1.2参数提取与Ttransmitted

5.1.3延迟时间Tdelay

5.1.4延迟的实现

5.2 DVB-T单频网同步系统设计的讨论

第六章DVB-T单频网时间同步的仿真结果与分析

第七章结论

参考文献

致谢

附录

在学期间的研究成果