基于游程编码的测试压缩以及测试功耗优化的研究

摘要

SoC芯片集成了众多的电路功能，优化了设计和生产成本，较大程度上地满足了日益增长的市场需求。但同时SoC测试中的测试数据具有数据量大、游程长等特征，所以测试集内的数据跟测试中所带来的功耗和成本也随之快速增大。减轻自动测试设备ATE上存储压力，有效地对测试激励以及测试响应进行压缩一直是数字电路测试压缩领域的重点。 本文主要针对了当今国内外所研究的测试数据压缩领域进行了较为深入的研究，既考虑到向量重排对编码压缩带来的效果，也同时对测试功耗的优化的相关影响。通过分析游程编码方式进行编码压缩的原理，设计出新型的测试向量重排方案，能够有效地，稳定地对压缩效果起到提升的作用。考虑到数字电路发展带来的大游程大数据，提出了一种混合前缀编码方案。该方案通过改进经典方案，同时优化编码策略，得到相对于前人方案的码组更长，码字更少的较优秀的压缩方法，并且设计出了对应的解码器。 基于ISCAS’89标准电路的实验结果表明：无论是与经典无关位填充还是原测试集比较，本文所提出的排序方法都更胜一筹，能够在方案更为简单的情况下同时也稳定提高了至少10%的压缩率；而采用了混合前缀编码压缩方案的测试数据，取得了比前人方案提高了最多13%的结果，通过本文设计的解码器能够完整地进行码字的解码工作，不失为一种行之有效的新型压缩方案。