余数系统中模加和模乘单元设计

摘要

随着时间的推移与技术的日新月异，Moore定理也快接近了终点。在数据信息量爆炸的今天，单单依靠提升工艺水平来提高超大规模集成电路的性能的方式早已不能够满足工业信息社会的需求。对此，通过算法改进等方式以提高高速信号处理的性能的方式越来越受到重视。
　　而余数系统就很符合要求。余数系统以其天然具有的无权性、并行性等优良特点，使其广泛运用在现代高速信号处理系统中。余数系统可以将原本位宽较大的数据，分解成多个位宽较小的数据。之后这些数据再并行计算。这样可以显著的将数据的位宽降低，从而起到了切割进位长度，减少关键路径的延时。这样相较于传统的以二进制表征的系统，将具有更短的关键路径、更少的面积及功耗。而作为高速数字信号处理的基本单元的加法单元与乘法单元，其性能越来越受到重视。故而本文就将研究重点放在余数系统中的模加与模乘单元的设计上。
　　为提高余数系统性能、扩大余数系统通道可处理的动态范围，本文提出了以模数基2n+2p±1的模加单元和两种适于不同环境的模2n?2p+1的模乘单元。具体设计摘要如下：
　　1.本文提出了模2n+2p±1的模加单元。其主要通过对进位修正处理的方法，来对进位结果进行选择修正，最终得到正确的求和结果。本设计中使用了重复单元复用的思想，大大的提高了电路性能。其中，模2n+2p+1模加单元电路性能较对比文献分别平均提高8.8％和9.4%；模2n+2p?1模加单元电路性能较对比文献分别平均提高28.3%和25.6%。
　　2.本文还提出了两种模2n?2p+1的模乘单元。其中一种适合于性能均衡要求的环境，其主要设计方法为将两个乘数的积拆分后使用CSA单元压缩数目，最终求和得到模乘输出结果。其较对比文献延迟平均减少7.5%面积平均减少1.4%。另一种适合于高速情况下的模2n?2p+1的模乘单元，先通过布斯编码以减少部分积数量，再将部分积拆分通过CSA单元压缩，最终求和得到模乘输出结果。其较文献延迟平均减少11.9%，适用于高速情况下。
　　由于单位门静态分析法有一定缺陷，本文在最后给出了实际电路的综合结果。本文使用Verilog HDL语言来对算法进行建模，由Perl、Python语言搭建仿真测试综合环境，使用台积电90nm工艺库做电路综合。最后进行对比，本文所提出的电路较对比文献都有良好性能。

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缩略词表

第一章 绪论

1.1 研究工作的背景与意义

1.2 余数系统的国内外研究历史与现状

1.3 本文的主要研究内容与创新

1.4 本论文的结构安排

第二章 余数系统的基础知识与相关理论

2.1 传统数值系统

2.2 余数系统

2.3 余数系统与二进制系统间的转换

2.4 余数系统的并行性与优势

2.5 本章小结

第三章 余数系统中模加单元设计

3.1 性能评估方法

3.2 二进制前缀加法单元与模加单元相关理论

3.3 模2n+2p± 1模加单元的通用设计

3.4 模2n+2p+1模加单元设计

3.5 模2n+2p+1模加单元设计

3.6 本章小结

第四章 余数系统中模乘单元设计

4.1 本章所用引理及其证明

4.2 性能均衡的模2n-2p+1模乘单元设计

4.3 高速模2n-2p+1模乘单元设计

4.4 本章小结

第五章 测试自动化环境与电路综合分析

5.1 测试综合自动化环境搭建

5.2 电路综合分析

5.3 本章小结

第六章 总结与展望

致谢

参考文献

攻硕期间取得的研究成果