基于CMOS纳米工艺的高速逐次逼近型模数转换器研究与设计

摘要

物联网技术的发展，需要通过智能感知和识别技术，将人们的生活同互联网相连，从而实现物与物、物与人之间的通信互联。物联网进行智能感知和识别需要不同种类的传感器实现无线通信，也需要通信互联技术和RFID标签。在此过程中，必不可少的就是模数转换器（Analog-to-Digital Converter,ADC)。随着工艺技术的进步和发展，在低电源环境下，SARADC在性能、面积和功耗等方面的优势逐渐凸显，得到了广泛的研究和应用。 论文以高速SAR ADC为研究方向，通过调研分析了多种髙速SARADC的架构特点，以及限制SAR ADC速度提升的关键因素。在40nm CMOS工艺下，设计实现了一个10bit160MS/S的SARADC。在采样电路中，论文通过分析MOS管的非理想因素，设计了一种采用NMOS与PMOS并联作为主开关管的栅压自举采样保持电路，有效减小了沟道电荷注入效应和时钟馈通效应对采样精度的影响。采用基于整数权重的非二进制DAC，合理分配每一位电容的权重及冗余量，使其建立时间相同，减小DAC总的建立时间。DAC采用电容分离技术，使每一次的建立电压都位于冗余区间的中心位置，因此即使DAC的建立电压偏髙或偏低都可以被冗余量补偿。论文采用两个比较器交替工作的方法，既能使比较器有充分的时间复位，防止记忆效应对其分辨率的影响，又能使量化过程无需等待比较器的复位时间，提高量化速度。根据MATLAB建模仿真的分析结果，设计了比较器失调电压修调电路，减小比较器失调电压对ADC性能的影响。异步SAR逻辑单元采用提前编码方式控制DAC切换，使DAC切换控制信号的产生和存储过程同时进行，有效减少SAR逻辑的延迟时间，提高量化速度。 论文基于40nmCMOS工艺完成电路及版图设计，并进行了仿真验证。在采用频率为160MS/S，输入信号接近奈奎斯特频率时，本论文设计的SARADC的有效位（ENOB)可以达到9.93bit，无杂散动态范围（SFDR)为71.26dB,信噪失真比(SNDR)为61.57dB。在1.2V电源下的功耗为21.4mW，FoM值为37fJ/conv,面积为0.0158mm2。

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