高精度、分数分频CMOS集成锁相环电路设计

摘要

同步通信网中，局钟系统是一种基础设施，也是一种关键设施。随着宽带时代的到来，SDH的发展，时钟处理的要求越来越高。从SDH在国内几年来的应用来看，时钟处理的质量是国内设备和国外设备的差距所在。所以网元时钟电路的设计非常关键。 传统上，网元时钟电路一般都是在模拟锁相环电路的基础上，外加一些软件或微处理器进行控制。但是这种方法对于电源噪声非常敏感，并且分立元件的实现方法占用较大的面积和消耗较多的功耗。 本文研究了数字锁相环电路的系统架构、实现方法，此外对分数分频技术也作一些探讨。在此基础上，采用数模混合技术，设计出了E1/T1/OC3锁相环电路，它单片集成了除时钟提取之外，网元时钟模块的几乎所有功能。 本芯片的最大特点是数字锁相环电路的应用，它确保在各种电压、温度条件下芯片的性能一致。为了获得更高精度的时钟，在数字锁相环电路之后又加了一个模拟锁相环电路，去除数字锁相环电路产生的本征抖动。 另外，独特的分数分频方法也保证了抖动指标。 本芯片所有指标均符合ITU—T G．783，G811—813，Bellcore GR—253—CORE，GR_1244_CORE和ETSI300011等协议的规定。

目录

文摘

英文文摘

声明

1 简介

1.1 背景与动机

1.2 论文的组织

2 锁相环电路的基本结构和工作原理

2.1 锁相环的环路组成

2.1.1 鉴相器

2.1.2 环路滤波器

2.1.3 压控振荡器(VCO)

2.2 环路的相位模型

2.3 锁相环的跟踪特性

2.3.1 环路的稳态误差

2.3.2 锁相环路的捕获过程和失锁

3 全数字锁相环电路

3.1 基本部件

3.1.1 全数字鉴相器

3.1.2 环路滤波器(LF)

3.1.3 数字控制振荡器(DCO)

3.2 系统架构

3.2.1 累加器型

3.2.2 延迟线型

4 E1/T1/OC3锁相环电路的设计

4.1 时钟指标要求和相关的技术术语

4.1.1 频率准确度

4.1.2 同步和失步范围

4.1.3 噪声产生

4.1.4 噪声容限

4.1.5 噪声传递

4.1.6 短期相位瞬变响应

4.1.7 长期相位瞬变响应(保持)

4.2 E1/TI/OC3锁相环电路的功能及框图

4.2.1 EI/TI/OC3锁相环电路的主要功能特点

4.2.2 各模块功能简述

4.3 数字锁相环(DPLL)

4.3.1 数字锁相环的系统架构

4.3.2 数字锁相环的线性相位模型

4.3.3 跟踪特性

4.3.4 稳定性分析

4.4 去抖动模拟锁相环

5 分数分频

5.1 频率合成

5.2 分数分频

5.2.1 分数分频概述

5.2.2 吞脉冲法

5.2.3 本芯片的分数分频方法

6 芯片的测试结果

6.1 芯片的测试平台

6.2 测试结果

6.2.1 跟踪特性

6.2.2 本征抖动

6.2.3 抖动传递

6.2.4 抖动容限

7.结论

参考文献

感 谢

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