一种全差分高速锁相环电路的设计与实现

摘要

锁相环是模拟及数模混合电路中的基本并非常重要的一个模块，是一个能够跟踪输入信号相位和频率，并输出锁定相位、低抖动的其它频率信号的系统。在系统应用中，它往往是提供完整解决方法的一个强有力的技术手段。但是锁相环的设计过程，涉及到信号与系统、集成电子学、版图、半导体工艺和测试等方面，难度比较大。因此，对锁相环进行较深入的研究，掌握其设计和分析方法，并完善IP库，为系统设计提供单元模块，是非常有必要的。 本文分析了锁相环的基本原理、环路传输特性、噪声性能，并讨论了离散时间模型下的环路噪声特性及环路带宽的优化方法。同时，给出了锁相环各组成单元模块的设计考虑及电路结构的比较。 针对数模混合电路的特点，综合了考虑速度、功耗、面积等方面的因素，设计的电路结构可满足高速、低抖动的要求。本课题所设计的锁相环路适应高频工作环境，电路结构采用当前的主流结构—数模混合结构的电荷泵锁相环。环路中的鉴相器是数字鉴频鉴相器结构，没有反馈回路，提高了工作频率，并且缓解了传统鉴频鉴相器中死区的产生。电荷泵结构也作了一定的改进，使得电荷注入、电荷分享等寄生效应得到了最大程度上的减缓。压控振荡器采用环路振荡器结构，易于集成而且功耗低。采用了源极耦合差分对(SCL)结构作为延时单元的压控振荡器具有良好的线性度、较宽的线性范围以及高的工作频率。分频器采用源极耦合SCL逻辑，可以工作在GHz数量级的频率下。 本设计采用TSMC 0.25μm CMOS工艺模型，电源电压为2.5V。压控振荡器工作在2 GHz时，频偏为1MHz的相位噪声为－86.6dBc/Hz，功耗为24.7mw。