VLIW处理器片上层次化数据存储机制的研究与设计

摘要

随着 VLSI技术的发展和数字信号处理需求的增长，大规模数据处理已成为未来处理器的发展趋势。为了满足这类应用对处理器计算性能不断提升的需求，一些新型的体系结构逐渐被提出，本课题所属的项目——高性能数字信号处理器就是其中的一种。
　　本项目的处理器采用了分簇式的运算阵列，每个运算簇内有多个基本运算模块，采用VLIW的形式进行控制，簇间通过SIMD或独立工作的方式实现数据级的并行，通过处理器内大量的运算单元实现高性能的计算能力，但同时片上存储系统带宽的不匹配成为了高性能处理器的很大瓶颈。所以本课题采用了分布式的片上存储系统，通过将整个片上存储系统分块并交错映射，实现了对数据级并行处理的支持，能拥有较大的访存带宽。
　　本课题借鉴了常用片上通信机制，提出在各存储体内部增加簇内外访存站，通过簇间请求、数据通信总线，实现不同存储体间的数据互相访问。本设计在支持各运算簇并行独立访问的同时，可以实现对其他簇存储空间的访问，实现各簇任务级并行时的数据存取。
　　最后本课题对矩阵乘法、FIR滤波、傅里叶变换和CSA进行了映射和仿真，结果表明，对于不同应用，性能提升可以达到20％-40%不等。

目录

封面

声明

中文摘要

英文摘要

目录

第一章 绪论

1.1课题研究背景

1.2国内外研究现状

1.3研究目标与主要内容

1.4论文组织结构

第二章 处理器结构与片上存储

2.1流处理器

2.2阵列处理器结构

2.3阵列处理器片上存储

2.4数据处理方式介绍

2.5三种并行模式

2.6不同类型的片上存储结构

2.7本章小结

第三章 片上存储系统的簇间访问机制

3.1运算阵列访存方式介绍

3.2片上存储整体结构

3.3访存请求分类与发射

3.4簇间请求的重定向与数据返回

3.5多簇访存仲裁

3.6 Cache系统与下层存储器的接口

3.7本章小结

第四章 片上存储系统的Cache簇实现方案

4.1簇内请求及数据传输方式

4.2簇内读请求队列

4.3簇内请求的访存

4.4簇外请求的访存

4.5与运算簇的接口缓存

4.6本章小结

第五章 流水线Cache访存方式

5.1 Cache整体结构

5.2 Cache流水线

5.3 Cache控制逻辑

5.4状态机

5.5本章小结

第六章 性能分析

6.1实验环境介绍

6.2应用介绍及性能分析

6.3硬件实现结果

6.4本章小结

第七章 结束语

7.1工作内容与创新点

7.2后续工作

参考文献

致谢

攻读硕士学位期间已发表或录用的论文