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原创性声明和本论文使用授权说明
第一章前言
1.1.数字信号处理器（DSP）概述
1.1.1数字信号处理的概述
1.1.2 DSP芯片的结构与功能概述
1.2课题研究背景及意义
1.2.1课题研究背景
1.2.2课题研究意义
1.2.3本人所从事的工作
1.3本论文的内容安排
第二章ALU的系统级设计
2.1.数据格式
2.1.1 DSP芯片的数据格式
2.1.2 ALU的数据格式
2.1.3 IEEE浮点格式和DSP芯片中浮点格式的转换
2.2 ALU所实现的指令集合
2.2.1 DSP的指令集
2.2.2 DSP的条件码及其判别
2.2.3 ALU的系统功能
2.2 ALU的硬件体系
第三章、ALU的数据路径的RTL设计
3.1操作数运算的实现算法
3.1.1浮点数的加减法算法
3.1.2 NORM指令的运算算法
3.1.3 RND指令的运算算法
3.1.4 FIX指令的运算算法
3.1.5 FLOAT指令的运算算法
3.1.6整数的运算算法
3.1.7逻辑运算算法
3.1.8移位运算算法
3.2 ALU的数据路径的设计
3.2.1、操作数一缓冲寄存器MDBUFJ
3.2.2、操作数二缓冲寄存器MDIBUF
3.2.3、右移数据选择单元MRSFDI
3.2.4、右移次数控制信号选择单元MSFDC
3.2.5、右移译码器MDECDER
3.2.6、右移网络RSHFER
3.2.7、逻辑运算部件MLOGCOP
3.2.8、算术运算准备部件MMATHOP
3.2.9、算术运算部件MADDER
3.2.10、浮点运算规格化控制部件MADDERC
3.2.11、左移译码部件MLSFDEC
3.2.12、左移数时间选通部件MLSHFD
3.2.13、左移矩阵LSHFER
3.2.14、规格化修改阶码编码器MZZQ
3.2.15、结果输出部件MALUDO
3.2.16、选择阶码部件SLAT16
3.2.17、计算阶差ADD9BIT
3.2.18、选择大的阶码LAT8
3.2.19、判‘0’
3.2.20、对阶右移编码SUMFAN
3.2.21、运算结果的最终形成
第四章ALU控制逻辑的设计
4.1微指令的设计
4.2 ALU的控制模块的逻辑设计
4.2.1源操作数的阶码和尾数的选择信号
4.2.2 MSFD需要的总线数据选择信号C1C和C2C及移位次数输出CODEX[6：0]的选择信号
4.2.3右移译码电路MDECDER及右移网络RSHFER所需信号
4.2.4逻辑运算所需要的控制信号
4.2.5算术运算所需控制信号
4.2.6溢出等条件的建立
4.2.7置ALU状态标志信号的产生
4.2.8 WIN信号的产生
4.2.9运算结果的最终形成的控制信号
第五章加法器电路的电路级设计
6.1加法器的进位链设计
6.2加法器的晶体管设计
6.2.1静态电路和动态电路
6.2.2传输门电路和CPL电路
6.2.3全加器电路
第六章结束语
参考文献
攻读硕士期间发表的论文
致谢
附录A
附录B
附录C
说明
