基于网表层次的多时钟域时序优化研究

摘要

深亚微米工艺使得裸片(die)面积减小、芯片频率提高和成本降低，但是与此同时芯片的复杂度成指数增加，在芯片设计过程中复用多个高性能的知识产权IP核(Intellectual Property)的片上系统SOC(system on Chip)正逐渐变成现实，进而在时序方面引入了复杂的多时钟域(Multi-clock domains)问题。同时，电路的功耗、时钟分布、系统可靠性和工艺大规模制造优化DFM(Design For Manufactory)等方面带来一系列的新问题。对于今天的深亚微米设计来说，时序问题是一个核心的问题，因此，修复时序问题变得比以前更为重要。面对复杂的系统时钟结构，原有的EDA工具和方法很难自动修复所有的时序问题，尤其是在市场上越来越多得应用IP核的系统，复用多IP核结构的SOC越来越普遍，由此引入了复杂的多时钟域，使得系统时序在物理实现的时候，面临很多的时序违规，因此合理的分析和修正时序问题，使时序快速收敛变得越来越重要。 静态时序分析由于其高效率和相对较快的运行时间成为了芯片signoff的主要解决方案，本文从静态时序分析的一些基本理论入手，不仅通过其分析和验证时序问题，而且针对复杂时序问题提出了解决方法。首先从前端设计考虑较多的跨时钟域入手，研究单时钟域时序问题和解决方法，进而研究多时钟域的问题，然后以时序问题的核心时钟树为出发点，对缓冲器负载平衡算法进行了分析和改进，最后阐述了多时钟域时序优化策略，基于布局优化后的网表层次上，提出了从数据链路、时钟链路和时钟树这三个方面对时序进行优化，避免时序问题出现。在深亚微米工艺的芯片物理实施中，根据宏单元位置摆放不合理会造成布局拥塞的情况，本文提出了宏单元(Macro)布局规则来获得布局优化。 最后，本文所研究的技术在上海．应用材料研究与发展基金项目“应用SOC-TOP层的ST-Bus结构可测试性设计方法研究”和上海市教育委员会科研“基于VAC-SOC的CScan-TBus可测性设计方法研究”的项目中得到了很好地验证，测试其多IP核结构，并取得了较好的时序结果。同时基于网表层次的多时钟域时序优化策略应用在其他几个项目中，加快了时序收敛，获得了较好的系统性能。

目录

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第一章绪论

1.1引言

1.2 IP复用与SOC

1.3多时钟域问题

1.4国内外研究概况和课题的提出

1.5本文研究的重点和章节安排

第二章静态时序分析与多时钟域问题

2.1经典单元时序模型分析

2.1.1模型分类

2.2.2经典门级延时模型

2.2静态时序分析简介

2.2.1静态时序分析的一些概念

2.2.2静态时序分析的基本原理

2.3跨时钟域

2.3.1跨时钟域问题

2.3.2亚稳态

2.4单时钟域时序问题和解决方法

2.5多时钟域时序问题

2.6本章小结

第三章多时钟域时序优化策略

3.1时钟树基础

3.2宏单元布局规则

3.3缓冲器负载平衡算法探讨

3.4多时钟域时序优化策略

3.4.1策略综述

3.4.2时钟树优化

3.5本章小结

第四章VAC SOC中的实现和验证

4.1多IP核的SOC设计简介

4.1.1 VAC-SOC系统设计

4.1.2 VAC IP简介

4.1.3 VAC SOC系统参数

4.2多时钟域时序优化策略在Perl中的实现

4.2.1 Prime time的时序检查(timing check)

4.2.2算法实现流程

4.3静态时序分析验证

4.3.1版图后的参数提取

4.3.2关键路径精确延时分析验证

4.3.3时钟树参数

4.3后端实现流程和后端时序优化探索

4.3.1 SOC系统数字后端的一般流程

4.3.2 DFM

4.5物理实现的设置和版图验证

4.6本章小结

第五章总结与展望

5.1工作总结

5.2未来展望

参考文献

作者在攻读硕士学位期间公开发表的论文

作者在攻读硕士学位期间所作的项目

作者在攻读硕士学位期间申请专利

致 谢