超高频RFID阅读器中ΔΣ小数分频频率综合器的优化设计

摘要

超高频射频识别的广泛应用推动了阅读器和标签的研究与开发，近来随着CMOS工艺的发展，单芯片阅读器的实现成为可能，也成为当今RFID技术研究的热点。本文进行其中关键电路模块一频率综合器的研究具有重要意义。
　　 本文依据超高频射频识别(UHF RFID)的协议和规范要求，采用△∑调制技术完成了单片CMOS UHF RFID阅读器芯片中低噪声小数分频频率综合器的优化设计和实现。在充分的文献调研基础上，本文取得了以下成果：
　　 1)根据超高频射频识别EPC C1G2协议以及ETSI、FCC和中国800-900MHz频段射频识别技术应用试行草案，分析了阅读器中频率综合器的技术设计指标需求。
　　 2)本文系统地分析了△∑小数分频频率综合器的噪声特性，在此基础上给出频率综合器的环路参数以及各组成模块的技术指标，包括环路带宽、滤波器参数、电荷泵电流、VCO增益以及分频比等，并通过行为级仿真验证了系统指标设计的正确性。
　　 3)通过配置噪声传递函数的零、极点位置，设计了一款系数优化的3阶单环混合反馈结构的△∑调制器，实现了中等频偏处的噪声抑制，同时，△∑调制器的输出位宽窄，为-1、0、1和2，有效降低了电荷泵的开启频率，减少衬底耦合效应，改善输出杂散性能。
　　 4)在振荡器的噪声理论基础上，通过采用LC二次谐波滤波技术、选用高Q值对称差分电感模型等方法改善VCO的噪声特性；通过分析频率综合器杂散的成因，指导各模块的电路和版图设计，实现了低噪声的小数分频频率综合器，其环路带宽为50kHz，相噪声达到-125.2dBc/Hz@lMHz，RMS抖动为6.74ps，从10kHz到10MHz的积分相噪声为2.08°。
　　 5)基于IBM0.18μm CMOS RF7SF工艺，完成了电路的设计、流片。测试结果表明，频率综合器的性能能够满足RFID系统的指标要求。
　　 本项目组设计的单片UHF RFID阅读器芯片测试结果表明：阅读器在25cm距离上、发射功率为10dBm时，能正常读取EPC C1G2标签，进一步证明了本文所设计的小数分频频率综合器的正确性。

目录

文摘

英文文摘

声明

第一章 前言

1.1 课题的研究意义与背景

1.2 △∑小数分频频率综合器的研究现状

1.3 本文的主要工作

1.4 本文的组织结构

参考文献

第二章 阅读器中频率综合器设计指标分析和结构选取

2.1 UHF RFID系统对频率综合器的指标要求

2.2 频率综合器的结构比较和结构选取

2.3 小数分频频率综合器的杂散抑制方法

2.4 小结

参考文献

第三章 低噪声△∑小数分频频率综合器的系统设计

3.1 架构及系统指标设计

3.2 高性能频谱(high spectral purity)的设计考虑

3.3 小结

参考文献

第四章 △∑调制器的设计

4.1 △∑调制器的原理

4.2 △∑调制器结构分析

4.3 系数优化的3阶单环混合反馈结构△∑调制器的设计

4.4 小结

参考文献

第五章 Δ∑小数频率综合器中其它电路的设计

5.1 低噪声压控振荡器(VCO)设计

5.2 高速预分频电路和多模分频器的设计

5.3 鉴频鉴相器(PFD)设计

5.4 电荷泵的设计

5.5 环路滤波器的设计

5.6 基准电路的设计

5.7 Δ∑小数分频频率综合器的整体仿真结果

5.8 小结

参考文献

第六章 芯片的测试验证

6.1 芯片介绍

6.2 PCB设计

6.3 测试方案和测试平台

6.4 频率综合器测试

6.5 小结

参考文献

第七章 总结和展望

7.1 总结

7.2 展望

参考文献

作者在攻读博士学位期间发表的论文、专利等情况

附录

致谢