32位微处理器的低功耗片上存储系统设计

摘要

随着集成电路制造技术的发展，芯片的速度和集成度不断提高，功耗问题已经成为芯片设计的关键因素之一，因此必须在芯片设计时特别考虑功耗因素。嵌入式微处理器是SOC系统中最核心的部分，其低功耗设计对降低整个系统的功耗意义重大。在微处理器中，功耗的60％以上都是来自片上存储系统，因此低功耗片上存储系统是实现低功耗微处理器的关键。本文着重讨论了32位微处理器的片上存储系统(包括存储器管理单元(MMU)、高速缓存(Cache)、Cache控制器以及接口电路)的低功耗设计方法。在SMIC0.18umCMOS工艺下，本文设计了一个32位微处理器的片上存储系统，指令和数据MMU都拥有64路的TLB，指令和数据都采用8Kbytes的4路组相联Cache，采用两级页表的寻址方式实现地址转换。采用全定制的方法来设计TLB和Cache以达到高速、低功耗以及减小面积的目的。其余部分采用VerilogCode设计。　　64路全相联TLB采用CAM-SRAM的结构实现，同时提出了改进的CAM单元电路，减小了CAM位线电平转换功耗；并且提出一种不降低TLB命中率而降低比较功耗的两级CAM结构实现比较操作，通过功耗模型分析选择每一级的CAM单元数，大大减少每次参加比较的CAM单元数；此外，还通过减小Match线上的电压摆幅的方法来进一步减小功耗，仿真表明本文CAM电路的功耗只有传统CAM结构的17％。采用高速电流灵敏放大器来加快SRAM的读出速度。　　4路组相联Cache采用了串行访问标识、数据的结构以节省数据读出时的功耗；采用动态比较器来减小地址比较功耗，加快比较速度，仿真表明本文的Cache功耗仅为传统并行结构Cache的70％；并且为了方便测试，给Cache加入了BIST电路。

目录

文摘

英文文摘

第一章引言

1.1低功耗设计的背景

1.2低功耗存储系统的意义

1.2.1低功耗微处理器

1.2.2低功耗存储系统

1.3 CMOS电路功耗模型

1.4低功耗设计技术概述

1.5本文的工作及内容安排

第二章存储器管理单元(MMU)

2.1地址的映射与变换

2.1.1段式管理方式

2.1.2页式管理方式

2.1.3段页式管理

2.2二级页表

2.3快表(TLB)设计

2.3.1 CAM单元设计

2.3.2两级CAM

2.3.3 CAM功耗分析和优化

2.3.4 SRAM设计

2.3.5灵敏放大器

2.3.5 TLB的时序和功耗

2.4权限控制

2.4.1用户模式

2.4.2内核模式

2.4.3调试模式

第三章高速缓存(Cache)

3.1 Cache的基本原理

3.2物理Cache和虚拟Cache

3.3 Cache性能指标

3.4 Cache的参数确定

3.5电路设计

3.5.1总体电路结构

3.5.2存储阵列设计

3.5.3 Tag比较器设计

3.5.4译码和驱动电路设计

3.5.5时序控制设计

3.6 Cache仿真结果

3.7 Memory BIST电路

3.7.1原理及构成

3.7.2本文Cache的BIST设计

第四章Cache控制器

4.1增加读缓冲器(Fill Buffer)

4.2增加写缓冲器(Write Buffer)

4.3 Cache替换算法

4.4指令Cache省略标识访问

4.5 Cache控制器的状态机设计

4.6仿真结果

4.7结果统计

第五章存储系统的总体设计

5.1存储系统的结构框图

5.2存储系统整体设计方法

5.3系统验证

5.4版图设计

第六章总结与展望

参考文献

致谢

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