片上系统芯片（SoC）的CP测试程序优化及良率提升

摘要

在进入纳米科技的今天，片上系统芯片(SoC)已经大量出现，多个功能模块集合在一个芯片里，结合工艺水平的不断进步，从而成功的实现集成电路更小更快的目标。一般而言，片上系统芯片SOC生产的各个环节均具高成本性，包括晶圆，测试和封装。 因为其设计功能的复杂性，所以它的测试也是相当的具有挑战性，SOC测试一般包括两个部分，即裸晶测试(CP)和封装后测试(FT)。也是因为它的高成本性，所以如何优化CP测试程序也就显得日益重要，一个好的CP测试程序才能保证在最低的测试时间里既不会误杀(over-rejecting)好的芯片造成晶圆成本损失，也不会误放(under—rejecting)坏的芯片造成封装成本损失：而且SOC的测试包括很多的高频和模拟信号测试，因此一个好的CP程序必须具备很高的稳定性，才能便于测试厂生产控制。 而SOC通常具有非常多的门级，一般也会采用比较先进的工艺，晶圆成本也就价值不菲了。良率，即Yield=完好的芯片数／每片晶圆上所有的芯片数，好的良率才能带来高的利润，可是SOC因为其电路的复杂，良率提升往往也不易实现，手段非常有限，因此好的SOC设计都必须考虑到了后面的失效分析，提供一些特殊的测试的手段来帮助工厂尽快找到失效的原因，从而快速提升良率，而用SOC中内嵌式SRAM的故障失效分析就是一种非常有效的方法。 本论文基于一块无线通讯芯片，通过上面两个方面的努力，最终让我们工厂可以帮助设计公司用最低的成本取的最优化的稳定的产品良率。 第一章简单介绍SOC的CP测试程序优化和良率提升基本简介。第二章主要从经济角度介绍程序优化实现的重要性，和内嵌式SRAM的可定位测试相对于传统SOC良率提升方法的优点。第三章具体探讨实施片上系统芯片的CP测试程序的优化及结果验证。第四章则是具体实现内嵌式SRAM的可定位测试，最终用物性失效分析PFA验证此可定位测试的准确性。第五章最后在实际量产过程中应用实现效益最大化，包括测试时间优化及引导相应工艺改进。

目录

论文独创性声明和论文使用授权声明

摘要

第一章概论

1.1片上系统芯片(SOC)及测试简介

1.2片上系统芯片(SOC)良率提升的挑战性

1.3本章小结

第二章片上系统芯片的CP测试程序优化的重要性及对芯片良率提升的帮助

2.1片上系统芯片CP测试程序优化的目的和经济效益

2.2传统片上系统芯片SoC良率提升方法的局限性

2.3内嵌式SRAM的可定位测试提升产品良率的优点

2.4本章小结

第三章实验实施片上系统芯片的CP测试程序优化

3.1 SOC产品及测试程序研究

3.2实验lot条件设计-split condition design

3.3 CP测试结果分析，优化可行性方案提出

3.4 FT验证CP优化结果，量产

3.5本章小结

第四章内嵌式SRAM的可定位测试

4.1 SRAM简介

4.2实现内嵌式SRAM失效时序到电性地址的转换

4.3电性失效地址到物性失效地址的转换及验证

4.4本章小结

第五章量产实际应用实现效益最大化

5.1测试时间优化，Test Time Reduction

5.2内嵌式SRAM失效Pareto建立

5.3根据Pareto做相应工艺改进提升良率

第六章 总结

结束语

参考文献