四倍率静态存储器的接口设计

摘要

四倍数据率静态存储器是一种可以同时读写的高速静态存储器。它的输入输出总线都是双倍数据率，因此可以提供很高的带宽，被大量应用在网络缓存，网络交换等领域。由于芯片内部都是单倍数据率，所以需要相应的接口电路进行转换。 我们公司是四倍数据率静态存储器标准的发起者之一，拥有成系列的四倍数据率静态存储器芯片，所以在项目中加入这样的接口电路，可以降低系统的成本。 一般这样的接口电路的面积很大，因为它们不是针对四倍数据率静态存储器的应用环境来设计的。四倍数据率静态存储器和它的接口电路是在同一块板子上，并且相互之间的距离很近。所以抖动比较小，总线延迟也基本一样。这样的应用环境决定了可以用面积比较小的电路来实现接口电路。 本文就是介绍了这样一种原理比较简单和面积比较小的电路。这个电路通过检测时钟之间的相位关系，来对数据进行正确的采样和传递。为了选择时钟，需要特殊的选择器，而且要对边界情况进行分析，并加以解决。 文章的最后部分具体的细致的工作。

目录

论文独创性声明和论文使用授权声明

摘要

第1章前言

1.1四倍率静态存储器(Quad Data Rate SRAM，QDR SRAM)技术的提出

1.2四倍率静态存储器的参数和演变

1.3目前QDR存储器接口电路的水平

1.4研究内容简介

1.5研究的主要内容和创新

1.6论文的内容安排

第2章基于缓存的接口技术

2.1 FPGA厂商提供的常规的技术

2.1.1输出转换的实现

2.1.2输入转换的实现

2.1.3常规电路的总结

2.2第四层系统包接口的技术

第3章四倍率存储器接口的基本原理

3.1 IDT71P72604的介绍

3.1.1框图

3.1.2接口

3.1.3时序

3.1.4时序参数(200MHz)

3.2 QDR接口电路与内部缓存的接口介绍

3.2.1接口

3.2.2时序

3.3模块之间信号的定义

3.3.1接口

3.3.2时序

3.4设计的难点

3.5研究后的改进方案

3.6输入电路实现原理

3.7技术特点

第4章简单的基于相位检测的QDR接口技术

4.1抖动范围的分析

4.2常规的十选一的选择器的竞争和冒险

4.3特殊的时钟选择器

4.4将数据转换到mclk域

4.5顶层框图

4.6采样和判断模块(qdr_clk_sel)工作过程的介绍

4.7时钟选择器的优化

4.8时钟树

4.9时序的检查

4.10设计的验证

4.11仿真波形

4.12最终产品验证结果

第5章设计总结

5.1我的研究对此技术发展的贡献

5.2技术或论文的可改进之处

参考文献

致谢