改进的用于FPGA的数字锁相环电路设计

摘要

本文采用了一种全数字的电路结构设计了内置于FPGA芯片中的延迟锁相环结构。主要创新点包括:将传统DLL中的用模拟方式实现的环路滤波器和压控延迟线改进为数字方式,避免了模拟电路缺乏稳态,对噪声敏感,抗干扰性能较差,设计和制造过程中的复杂性高、可重用性差的问题,并针对现有的全数字电路结构面积过大的,频率合成功能不够的问题对开环与闭环两种基本的DLL分别提出了改进的方案。针对开环DLL占用面积过大的缺陷,设计了三层次的结构;而针对闭环DLL频率覆盖范围不够广,面积较大的缺陷,设计了带隙基准控制的可控延迟链。
　　 本文在SMIC0.18μm工艺下,采用改进的闭环DLL结构设计出可以满足时钟频率范围从10MHz～250MHz,锁定精度为100ps,锁定时间在150个周期(15μs(10MHz)～0.6μs(250MHz))以内,能够实现周期测量,时钟延迟测量,延时补偿功能的DLL。同时,完成了时钟相移电路的设计,实现可编程相移,为用户提供与输入时钟同频的相位差为90度,180度,270度的相移时钟;时钟占空比调节电路的设计,实现可编程占空比,提供占空比为50％的时钟信号;时钟分频电路的设计,实现较为复杂的频率合成功能能够提供2倍频及1～32分频时钟。在输入时钟频率不变的情况下,只需一次调节过程即可完成输入输出时钟的同步,锁定时间短,噪声不会积累,抗干扰性好,同时所占用的芯片面积远小于其它设计方法,仅占用Spartan IIE及采用Xilinx_Andy方法所需要的芯片面积的1/3,而在频率合成,频率覆盖范围等还要优于其它方法。