基于FPGA的高速FIR数字滤波器设计

摘要

本论文设计了一种基于FPGA的高速FIR数字滤波器,滤波器实现低通滤波,截止频率为1MHz,通带波纹小于1 dB,阻带最大衰减为-40 dB,输入输出数据为8位二进制,采样频率为10MHz。 论文首先简要介绍了数字滤波器的基本原理和线性FIR数字滤波器的性质、结构,根据滤波器的性能要求选择窗函数、确定系数,在算法上为了满足数字滤波器的要求,对系数放大512倍并取整,并用Matlab对数字滤波器原理进行了证明。同时简述了EDA技术和FPGA设计流程。 其次,论文说明了FIR数字滤波器模块的划分,并用Verilog语言在Modelsim环境下进行了功能测试。对于数字滤波器系数中的-1,-2,4这些简单的系数乘法直接进行移位和取反,可以极大的节省资源和优化设计。而对普通系数乘法采用4-BANT(4bits-at-a-time)的并行算法,用加法累加快速实现了乘积的运算；另外,在本设计进行部分积累加时,采用舍取冗余位,主要是根据设计时已对系数进行了放大,而输出时又要将结果相应的缩小,所以在累加时,提前对部分积缩小,从而减少了运算量,从时间和资源上都得到了优化。 论文的最后分别用Modelsim和Quartus II进行了FIR数字滤波器的前仿真和后仿真,将仿真的结果和Matlab中原理验证时得到的理想值进行了比较,并对所产生的误差进行了分析。仿真结果表明：本16阶FIR数字滤波器设计能够实现截止频率为1MHz的低通滤波,并且工作频率可达150MHz以上。

目录

文摘

英文文摘

声明

1绪论

1.1 本课题的研究意义

1.2 国内外现状：

1.2.1 数字信号处理的发展动态

1.2.2 目前FIR数字滤波器FPGA实现方法

1.3 本论文的研究思想

2 数字滤波器的设计

2.1 数字滤波器概述

2.2 数字滤波器基础

2.2.1 FIR滤波器的理论：

2.3 FIR数字滤波器的性能要求

2.4 FIR数字滤波器设计的实现

2.4.1 窗函数的选择

2.4.2 系数的确定

2.5 滤波器原理证明

2.5.1 信号的产生

2.5.2 滤波器原理证明

3 滤波器设计方法及流程

3.1 硬件电路设计方法

3.1.1 传统的硬件电路设计方法

3.1.2 基于FPGA的硬件电路设计方法

3.1.3 电子设计自动化EDA技术

3.2 可编程逻辑器件

3.2.1 可编程逻辑器件简介

3.2.2 基于FPGA器件开发的优点

3.2.3 FPGA器件的选择

3.2.4 FPGA设计的开发流程

4 FIR滤波器的算法和模块实现

4.1 FIR数字滤波器的结构原理

4.1.1 分布式算法原理

4.1.2 改进的分布式算法

4.1.3 并行分布式(PDA)算法

4.1.4 串并结合的分布式算法

4.1.5 本设计采用的4-BAAT并行算法

4.2 单元模块划分

4.3 FIR滤波器各模块功能的实现

4.3.1 verilog设计语言

4.3.2 输入延时模块

4.3.3 预相加模块

4.3.4 LUT模块

4.3.5 移位相加模块

4.3.6 加法树模块

4.3.7 控制模块

4.3.8 FIR数字滤波器的顶层原理图

5 FIR滤波器的综合和仿真

5.1 滤波器的综合

5.1.1 数字系统的综合

5.1.2 FIR数字滤波器的综合

5.2 FIR滤波器的仿真

5.2.1. FIR数字滤波器的前仿真

5.2.2 FIR数字滤波器的后仿真

5.2.3 FIR数字滤波器性能分析

6 总结

致谢

参考文献

附录