GPS基带芯片的可测性设计研究

摘要

随着系统芯片(SoC)规模的不断增大，可测性设计(DFT)已经成为芯片设计中一个重要的组成部分；同时，系统芯片的复杂性也给可测性设计以及测试矢量生成带来了挑战。
　　本论文的主要工作及成果是：
　　(1)GPS基带芯片中嵌入的存储器采用存储器内建自测试(Memory Built-in-Self-Test，MBIST)技术进行可测性设计，并利用一种改进型算法对存储器内建自测试电路的控制逻辑进行设计。BIST电路实现了用于SRAM测试的四种March算法，覆盖了SRAM中常见的故障。测试结果表明整个芯片的测试覆盖率和测试效率均得到显著提高，电路性能达到用户要求。
　　(2)在简单论述了与GPS基带芯片测试开发相关的内容后，本文阐述了GPS基带芯片可测性设计的实现。芯片中的随机逻辑部分采用了扫描可测性设计。RTL级可测性设计主要考虑如何实现对电路中的时钟以及复位信号的控制；扫描链插入时主要解决扫描数据移位以及捕获时会出现的问题。
　　(3)在对芯片中存储器进行内建自测试技术后，该GPS基带芯片的测试覆盖率由原来的低于88％提高到97.18％，达到了工程上要求，设计一次成功。
　　论文最后对课题进行了总结，指出了尚需解决的几个问题，并对今后的研究工作进行了展望。

目录

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中文摘要

1 绪论

1.1 集成电路可测性设计及其研究的意义

1.2 SoC可测性设计及其测试生成的复杂性

1.3 课题研究的主要内容以及论文结构

2 扫描测试设计概述

2.1 集成电路测试分类

2.2 结构测试

2.3 扫描单元和扫描链

2.4 全扫描和部分扫描

2.4.1 全扫描

2.4.2 部分扫描

2.5 扫描电路测试

2.5.1 扫描单元的操作

2.5.2 扫描测试的顺序

2.5.3 扫描测试的时序

2.6 多扫描链设计

2.7 扫描设计规则和扫描设计自动化

2.8 本章小结

3 GPS基带芯片中存储器的可测性设计

3.1 存储器的故障模型

3.2 嵌入式存储器的测试方法

3.2.1 嵌入式微处理器访问

3.2.2 直接存储器访问

3.2.3 存储器内建自测试(Memory BIST)

3.3 GPS基带芯片中存储器的测试方法

3.4 GPS基带芯片中存储器内建自测试(MBIST)的实现

3.4.1 存储器可测性设计的分配策略

3.4.2 GPS基带芯片中MBIST的硬件实现

3.5 GPS基带芯片中BIST电路测试结果与分析

3.5.1 BIST1电路

3.5.2 BIST2电路

3.5.3 RTCBIST电路

3.6 GPS基带芯片中ROM的BIST设计

3.7 本章小结

4 GPS基带芯片的可测性设计实现

4.1 GPS基带芯片项目介绍

4.2 GPS基带芯片的可测性设计方案

4.3 基带芯片可测性设计流程

4.4 可测性设计中遇到的问题及处理方法

4.4.1 妨碍扫描链插入的问题

4.4.2 妨碍数据捕获的问题

4.4.3 降低故障覆盖率的问题

4.4.4 多时钟域和双向端口的处理

4.4.5 不同时钟沿触发的触发器处于同一扫描链上会产生的问题以及相应的处理方法

4.4.6 移位寄存器的处理方法

4.4.7 芯片内部锁存器的处理方法

4.5 GPS基带芯片的可测性设计实现过程和步骤

4.6 可测性设计的结果与分析

4.7 本章小结

5 总结与展望

5.1 总结

5.2 展望

致谢

参考文献

附录

在校学习期间发表的论文