面向ASIC处理器的指令多发射技术研究

摘要

微处理器是驱动大吞吐量运算技术和该产业发展的基础，进行CPU相关的设计研发工作有着重大的学术意义和实际意义。高性能微处理器及高吞吐（HighThroughout）数据处理芯片的市场前景广阔，如大量互联网数据处理需求，高清晰视频监控，“云计算”模式等应用都需要高性能高数据处理能力的系统IC作为强大的积淀，以集中化处理数据，减轻终端处理负担。因此，将其两大特征合二为一的设计思想以及实现模式具有远大的前瞻意义。主要工作包括以下几个方面:
　　 首先，对超标量流水线技术进行研究。研习了超标量流水线各种技术，并结合本次项目的整体结构和功能选择相应的技术，使得数据吞吐最大化，局限最小化。实现并行发射多条指令，同时进入相应功能计算单元进行计算，突破标量流水线每周期只能发射一条指令的限制。
　　 其次，结合指令发射模块的功能需求对其进行功能划分。结合指令种类多，数据处理量大和执行频率高等项目设计要求，从该模块的结构规划，功能划分等方面，逐步融合并行执行，多配置等超标量技术，使得该设计满足项目需求，达到性能指标的同时，多样化了指令发射模块的功能配置。主要将该模块从功能上划分为三大块，分别为指令缓存，指令发射以及数据写回。每一功能模块本身都体现了多指令并行执行且在一拍时钟周期内独立处理指令。其中，实现指令发射功能的模块除了实现本身应有的功能外，还需要与计算部件实现数据交互以及数据重发，待各个计算部件计算完成，数据写回模块将其计算结果写回到寄存器堆以备后用。
　　 最后，本文创新性的提出了基于32位MIPS架构面向ASIC处理器的8发射流水线结构规划和设计方案。通过对指令缓存、乱序发射、顺序写回三大模块的结构研发，策略制定及布局优化，实现了单拍时钟周期同时并行发射4条独立指令，并能预留实现8条指令同时并行发射的结构。此外，根据该平台提出具有发射模式自适应可配的发射体系结构设计思想。整个设计采用CLanguage建立结构模型，VerilogHDL进行了结构描述。用SMIC0.13μm标准单元库进行逻辑综合，达到系统工作频率300MHz。

目录

摘要

1 绪论

1.1 研究背景

1.2 国内外研究现状

1.3 研究内容

1.4 论文结构安排

2 基于32位MIPS架构ASIC处理器流水线方案研究

2.1 标量流水线简介与局限性分析

2.1.1 标量流水线简介

2.1.2 局限性分析

2.2 超标量技术综述

2.2.1 超标量流水线

2.3 基于超标量流水线ASIC处理器

2.3.1 面向ASIC处理器整体架构介绍

2.3.2 架构中的指令发射模块

2.4 运用超标量流水线技术的指令发射模块

2.4.1 提高执行并行度

2.4.2 多配置

2.5 本章小结

3 基于超标量技术指令多发射模块设计

3.1 指令发射模块体系架构

3.1.1 结构设计

3.2 指令队列及其维护

3.2.1 指令缓存机制及顺序维护

3.2.2 HEAD和TAIL指针更新

3.2.3 相关性判断

3.3 指令发射及其策略制定

3.3.1 指令发射成功的条件

3.3.2 资源相关性判断及数据准备

3.3.3 乱序发射机制

3.3.4 指令复发机制

3.3.5 源操作数寻址策略及数据传送

3.4 数据写回

3.4.1 数据写回的条件

3.4.2 写回顺序维护

3.4.3数据写回使能

3.5 本章小结

4 指令发射模块功能测试

4.1 测试方法简介

4.2 C语言建模测试

4.2.1 各模块建模测试

4.3 RTL功能测试

4.3.1 指令缓存模块

4.3.2 指令发射模块

4.3.3 数据写回模块

4.4 本章小结

5 指令发射模块可配置技术展望

5.1 可配置技术简析

5.2 指令发射模式可配的必要性

5.3 可配置在指令发射模块中的实现试想

5.4 本章小结

6 总结与展望

致谢

参考文献