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第一章 绪论
1.1 研究背景
1.2 基于HDL的FPGA设计流程
1.2.1 设计输入
1.2.2 功能仿真
1.2.3 综合优化
1.2.4 综合后仿真
1.2.5 布局布线
1.2.6 布局布线后仿真
1.2.7 生成并下载位流文件
1.3 形式化验证
1.4 本文研究内容和章节安排
第二章 时序逻辑及框架时序逻辑程序设计语言
2.1 时序逻辑
2.2 框架时序逻辑程序设计语言
2.3 本章小结
第三章 解释器工具移植开发及应用
3.1 解释器设计原理
3.2 解释器移植
3.2.1 QT简介
3.2.2 解释器移植框架
3.3 设计简单时序电路
3.3.1 触发器电路
3.3.2 使用框架时序逻辑语言描述触发器元件
3.3.3 寄存器电路
3.3.4 使用框架时序逻辑语言设计寄存器电路
3.4 本章小结
第四章 可满足性验证
4.1 可满足性验证
4.1.1 布尔公式
4.1.2 消解和相融
4.2 SAT算法
4.2.1 DP算法
4.2.2 DPLL算法
4.3 DPLL算法改进
4.3.1 基本流程
4.3.2 启发分支
4.3.3 决策推理
4.3.4 基于冲突的学习和非同步回溯
4.3.5 预处理、重启及其它技术
4.3.6 学习子句的删除
4.3.7 基准电路测试
4.4 本章小结
第五章 组合电路的等价性验证
5.1 逻辑综合
5.1.1 约束条件
5.1.2 基本流程
5.1.3 逻辑综合工具
5.1.4 RTL设计原则
5.2 逻辑综合前后电路等价性
5.3 本章小结
总结与展望
致谢
参考文献
研究成果