MPSoC互连网络功耗模型及其应用

摘要

随着半导体制造工艺水平的发展，集成电路的集成度不断提高，片上系统将集成更多处理单元来满足日益增长的计算和处理需求。片上网络凭借其良好的能量效率、通信性能、灵活可复用的系统架构以及较好解决深亚微米工艺条件下多种物理效应带来的问题等优势，成为片上多核互连结构的良好解决方案。
　　 考虑到电池使用时间、手持设备的移动性、电子系统的散热和热预算等重要设计参考因素，如何降低功耗已成为了多核芯片设计的前沿问题。根据若干采用片上多核芯片的性能统计数据，研究人员发现内核间的互连网络消耗了系统大量的能量，使得研究片上多核互连网络功耗具有极其重要的意义。
　　 本文以优化片上多核互连网络功耗为研究目标，进行了相关的分析和研究。首先建立了片上多核互连网络功耗模型，然后分析了构成交换开关的输入缓存、交叉开关和仲裁器以及连接网络节点的链路和H型时钟树的功耗。随后，从系统级功耗优化的角度出发，分析了功耗优化的片上网络任务映射问题。在前面工作的基础上，为了充分提高功耗评估方法的灵活性，提出使用功耗模型和功耗模型与EDA工具协同使用两套功耗评估方案，将片上多核互连网络功耗评估功能集成到OPNEC-SIM多内核软件仿真平台中。最后使用OPNEC-SIM仿真分析了网络和交换开关结构参数对互连网络功耗的影响，仿真结果能够帮助在设计上实现网络和功耗性能的折中。并且还仿真分析了若干网络拓扑结构任务映射后的互连网络功耗，结果显示片上网络和HCR-NoC相对于各自参考对象在功耗方面上具有很大优势。
　　 本文的主要研究成果在于两个方面，一是改进了包括时钟树功耗部分的片上多核互连网络功耗模型；二是将网络性能参数对电路功耗影响考虑进去，可以通过两套功耗评估方案仿真获得不同通信状况下的互连网络功耗，提高了OPNEC-SIM功耗仿真的灵活性。

目录

文摘

英文文摘

第一章 绪论

1.1 引言

1.2 片上多核芯片研究状况

1.3 本文的研究背景和结构安排

第二章 数字CMOS电路功耗分析

2.1 CMOS电路动态功耗

2.2 CMOS电路静态功耗

2.3 本章小结

第三章 MPSoC互连网络功耗模型

3.1 片上网络体系结构简介

3.1.1 网络拓扑结构

3.1.2 片上网络资源

3.1.3 交换节点

3.2 MPSoC芯片功耗分析

3.3 MPSoC互连网络功耗模型

3.3.1 交换开关功耗模型

3.3.2 链路功耗分析

3.3.3 时钟树功耗模型

3.4 本章小结

第四章 功耗优化的MPSoC任务映射

4.1 MPSoC功耗优化概述

4.2 片上网络体系结构的应用映射

4.3 功耗优化的片上网络映射问题的形式化描述

4.4 本章小结

第五章 MPSoC互连网络功耗仿真与分析

5.1 OPNEC-SIM仿真平台介绍

5.2 OPNEC-SIM功耗仿真原理

5.3 片上网络性能参数定义

5.4 仿真示例及结果分析

5.4.1 Mesh和Torus互连网络功耗性能仿真

5.4.2 功耗优化的片上网络任务映射应用

5.5 本章小结

结束语

致谢

参考文献

作者在读期间的研究成果